[发明专利]一种CPLD及其实现信号电平转换的方法

说明书

技术领域

本发明涉及CPLD(Complex Programmable Logic Device，复杂可编程逻辑器)技术，具体涉及一种CPLD及其实现信号电平转换的方法。

背景技术

不同芯片之间的某个接口信号可能工作于不同的电平，因此，电平不兼容的芯片一般需要通过CPLD进行对接。目前常用的对接方式是根据CPLD的各个bank的电平不同，将接口信号通过CPLD的两个bank的引脚直通来实现电平转换。但经过分析可知，该方式中各信号通道的延时没有办法保证一致，存在信号时序问题。

发明内容

本发明所要解决的技术问题是，提供一种CPLD及其实现信号电平转换的方法，以保证电平不兼容的芯片通过CPLD对接时信号时序一致。

为了解决上述技术问题，本发明公开了一种复杂可编程逻辑器(CPLD)实现信号电平转换的方法，包括：

CPLD中第一bank接入信号时，调用该第一bank上的输入模块对所接入的信号进行时钟数据对齐处理，再输入到第二bank上的输出模块，该输出模块对收到的信号进行时钟数据对齐处理后由第二bank输出，其中，所述第一bank和第二bank的接口电平不同，所述第一bank上的输入模块和第二bank上的输出模块采用的时钟数据对齐处理方式相同或不同。

较佳地，上述方法中，所述时钟数据对齐处理方式包括时钟数据边沿对齐和时钟数据中间对齐。

较佳地，上述方法中，所述第一bank上的输入模块采用时钟数据边沿对齐处理方式时，对所接入的信号进行时钟数据对齐处理的过程如下：

对所接入的信号中的时钟进行90度相移操作后作为系统时钟输入到所述输入模块中的双倍数据传输(DDR)输入单元，同时将所接入的信号中的数据延迟到所述系统时钟的输入时间后输入到所述DDR输入单元，所述DDR输入单元接收延迟后发送的数据，同步于所述系统时钟输出数据。

较佳地，上述方法中，所述输入模块对所接入的信号中的时钟进行90度相移操作后作为系统时钟输入所述DDR输入单元的过程如下：

所述输入模块采用延迟锁定环单元，根据接入的信号中的时钟以及所述CPLD当前的系统时钟计算出接入的信号中的时钟产生90度相移所需的延迟时间，再按照所述计算出的延迟时间对所接入的信号中的时钟进行延迟后输入到所述DDR输入单元。

较佳地，上述方法中，所述第一bank上的输入模块采用时钟数据中间对齐处理方式时，对所接入的信号进行时钟数据对齐处理的过程如下：

将所接入的信号中的时钟作为系统时钟直接输入到所述输入模块中的DDR输入单元，同时将所接入的信号中的数据延迟到所述系统时钟的输入时间后输入到所述DDR输入单元，所述DDR输入单元接收延迟后发送的数据，同步于系统时钟输出数据。

较佳地，上述方法中，所述输入模块中的DDR输入单元包括一路或多路DDR元件，其中，每一路DDR元件串行接收延迟后的1比特数据，同步于所述系统时钟并行输出2比特数据宽度的数据。

较佳地，上述方法中，所述第二bank上的输出模块采用时钟数据边沿对齐处理方式时，对收到的信号进行时钟数据对齐处理的过程如下：

将收到的数据输入到所述输出模块中的第一DDR输出单元，将系统时钟分别输入到所述输出模块中的第一DDR输出单元和第二DDR输出单元，所述第一DDR输出单元根据所述系统时钟将输入的数据处理后输出，所述第二DDR输出单元则根据输入的系统时钟和第一DDR输出单元输出的数据输出时钟。

较佳地，上述方法中，所述第二bank上的输出模块采用时钟数据中间对齐处理方式时，对收到的信号进行时钟数据对齐处理的过程如下：

将系统时钟生成相位相差90度的两个时钟，将这两个时钟分别输入到所述输出模块中的第一DDR输出单元和第二DDR输出单元，所述第一DDR输出单元按照所输入的时钟将输入的数据处理后输出，所述第二DDR输出单元按照输入的时钟输出时钟。

较佳地，上述方法中，所述输出模块中的第一DDR输出单元包括一路或多路DDR元件，其中，每一路DDR元件并行接收2比特数据，并按照所输入的时钟将并行接收的2比特数据以1比特串行输出。

本发明还公开了一种复杂可编程逻辑器(CPLD)，包括多个接口电平不同的bank，每个bank至少包括输入模块和输出模块，其中：

所述输入模块，在该bank接入信号时，对所接入的信号进行时钟数据对齐处理，再输入到对端bank上的输出模块；