[发明专利]高性能指令缓存系统和方法

说明书

技术领域

本发明涉及计算机，通讯及集成电路领域。

背景技术

通常缓存的作用是将更低级存储器中的部分内容复制在其中，使这些内容能被更高级存储器或处理器核快速存取，以保证流水线的持续运行。

现行缓存的寻址都基于以下方式，用地址中的索引段寻址读出标签存储器中的标签与地址中的标签段进行匹配；用地址中索引段与块内位移段共同寻址读出缓存中的内容。如果从标签存储器中读出的标签与地址中的标签段相同，那么从缓存中读出的内容有效，称为缓存命中。否则，如果从标签存储器中读出的标签与地址中的标签段不相同，称为缓存缺失，从缓存中读出的内容无效。对于多路组相联的缓存，同时对各个路组并行进行上述操作，以检测哪个路组缓存命中。命中路组对应的读出内容为有效内容。若所有路组都为缺失，则所有读出内容都无效。缓存缺失之后，缓存控制逻辑将低级存储媒介中的内容填充到缓存中。

缓存缺失可分为三类状况：强制缺失、冲突缺失和容量缺失。在现有缓存结构中，除了预取成功的小部分内容外，强制缺失是不可避免的。但是，现有的预取操作会带来不小的代价。此外，虽然多路组相联缓存可以降低冲突缺失，但受制于功耗及速度限制(如因为多路组相联缓存结构要求将所有路组由同一索引寻址的内容及标签同时读出并比较)，路组数难以超过一定数目。

现代的缓存系统通常由多路组相连的多层次缓存构成。新的缓存结构，如：牺牲缓存、跟踪缓存以及预取等都是基于上述基本缓存结构并改善上述结构。然而，随着日渐扩大的处理器/存储器速度鸿沟，现行体系结构，特别是多种缓存缺失，已成为是制约现代处理器性能提升的最严重瓶颈。

本发明提出的方法与系统装置能直接解决上述或其他的一个或多个困难。

发明内容

本发明提出一种用于辅助处理器核运行的方法，所述处理器核连接一个包含可执行指令的第一存储器、一个比第一存储器速度更快的第二存储器和一个比第二存储器速度更快的第三存储器。所述方法包括：对正被从第二存储器填充到第三存储器的指令进行审查，从而提取出至少包括分支信息的指令信息；根据提取出的指令信息建立复数条轨道；根据复数条指令轨道中的一条或多条轨道将至少一条或多条指令可能被处理器核执行的指令从第一存储器填充到第二存储器；根据复数条指令轨道中的一条或多条轨道将至少一条或多条指令在被处理器核执行前从第二存储器填充到第三存储器，使得处理器核能从第三存储器获取所述至少一条或多条指令。

对于本领域专业人士，还可以在本发明的说明、权利要求和附图的启发下，理解、领会本发明所包含其他方面内容。

有益效果

本发明所述系统和方法可以为数字系统使用的缓存结构提供基本的解决方案。与传统缓存系统仅在缓存缺失后才填充的机制不同，本发明所述的系统和方法在处理器执行一条指令之前就对指令缓存进行填充，可以避免或充分地隐藏强制缺失。本发明所述系统和方法在本质上提供了一个全相联的缓存结构，避免了或充分隐藏了冲突缺失和容量缺失。此外，本发明所述的系统和方法避免了在读取缓存的时延关键路径上的标签匹配，所以能运行在较高的时钟频率；由于本发明所述的系统和方法需要的匹配操作次数较少，并且缺失率较低，因此功耗也比传统缓存系统显著降低。对于本领域专业人士而言，本发明的其他优点和应用是显见的。

附图说明

图1是本发明所述的指令预取的处理器环境。

图2A是本发明所述主动表的实施例。

图2B是本发明所述主动表的另一个实施例。

图3A是本发明所述指令存储器的实施例。

图3B是本发明所述指令行、指令块及相应存储单元之间关系的实施例。

图4A是本发明所述扫描器的一个实施例。

图4B是本发明所述扫描器的另一个实施例。

图4C是本发明所述扫描器对产生的地址进行筛选的一个实施例。

图4D是本发明所述扫描器中目标地址判断的实施例。

图4E是本发明所述判断逻辑的一个改进实施例。

图5A是本发明所述轨迹点格式的实施例。

图5B是根据本发明技术方案使用轨道表建立新轨道的方法的一个实施例。

图5C是本发明所述轨道表的一个实施例。

图5D是确定基地址寄存器值更新指令位置的实施例。

图5E是本发明所述通过寄存器额外的读端口获得基地址寄存器值的实施例。