[发明专利]CMOS晶体管的制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及的是一种CMOS晶体管的制作方法。

背景技术

随着半导体制造技术的飞速发展，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，简称CMOS）晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可以采用应变记忆技术（Stress Memorizaiton Technique，简称SMT）在晶体管的沟道区形成稳定应力，从而提高沟道中的载流子迁移率。所述应力平行于沟道长度方向，可以为延伸应力或压缩应力。通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压缩应力使得沟道区域中的原子排布更加紧密，从而提高空穴的迁移率，适用于PMOS晶体管。

现有技术在制作完CMOS晶体管时，为了提高其中NMOS晶体管的沟道应力，可以采取以下步骤：

在CMOS晶体管上形成拉伸应力层；

在NMOS晶体管区域对应的拉伸应力层上表面形成光刻胶层；

去除PMOS晶体管区域对应的拉伸应力层；

去除所述光刻胶层；

进行退火处理，使剩余的拉伸应力层发挥提高电子迁移率的作用；

去除剩余的拉伸应力层。

但是，现有技术存在以下缺陷：

1）所述拉伸应力层需要先形成后又被分批去除，从而导致工艺比较复杂，生产成本较高；

2）所述拉伸应力层需要同时形成在CMOS晶体管的栅极结构和衬底上，由于此时已经形成侧墙，会导致NMOS晶体管的栅极结构和PMOS晶体管的栅极结构之间的距离很小，从而使得拉伸应力层不能完全覆盖栅极结构之间的衬底上表面，存在空洞或空隙（Gap-fill），最终影响NMOS晶体管的电子迁移率。

发明内容

本发明解决的问题是提供一种CMOS晶体管的制作方法，工艺简单，成本低，且可以提高NMOS晶体管的电子迁移率。

为解决上述问题，本发明提供了一种CMOS晶体管的制作方法，包括：

提供衬底，所述衬底包括与NMOS晶体管对应的第一区域和PMOS晶体管对应的第二区域；

在所述第一区域上表面形成第一栅极结构，且在所述第二区域上表面形成第二栅极结构；

在所述第一栅极结构、第二栅极结构和衬底上表面形成拉伸应力层；

在第二区域对应的拉伸应力层中进行离子注入；

进行退火处理；

刻蚀所述拉伸应力层，刻蚀后的拉伸应力层作为第一栅极结构的侧墙和第二栅极结构的侧墙。

与现有技术相比，本发明技术方案具有以下优点：在形成侧墙之前形成拉伸应力层，从而可以保证形成的拉伸应力层不会产生空洞或空隙缺陷；通过离子注入消除PMOS晶体管对应的拉伸应力层的拉伸应力，且在退火处理后刻蚀所述拉伸应力层，使刻蚀后的拉伸应力层作为第一栅极结构的侧墙和第二栅极结构的侧墙，从而实现了应变记忆技术和侧墙工艺的结合，省却了去除拉伸应力层和沉积新的侧墙材料层的步骤，最终在提高NMOS晶体管电子迁移率的同时，可以节省工艺步骤，降低生产成本。

附图说明

图1是本发明实施例中CMOS晶体管的制作方法的流程示意图；

图2至图5是本发明实施例中CMOS晶体管的制作方法的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术在提高CMOS晶体管中NMOS晶体管的电子迁移率时，存在工艺复杂、生产成本高和拉伸应力层填充存在空隙或空洞的问题。