[发明专利]用于超结功率器件结构的下层外延层电阻测量结构

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种用于超结功率器件结构的下层外延层电阻测量结构、以及采用了该用于超结功率器件结构的下层外延层电阻测量结构的晶片可接受性测试方法。

背景技术

传统VDMOSFET（垂直双扩散金属-氧化物半导体场效应晶体管）的导通电阻包括以下几项：源极接触电阻、源区的电阻、沟道电阻、JFET（结晶型场效应晶体管）电阻、漂移层电阻、衬底电阻。

传统高压功率VDMOSFET器件用漂移层作电压支持层，其导通电阻主要就是漂移层电阻。漂移层的耐压能力由其厚度和掺杂浓度决定。所以，为了提高击穿电压，必须同时增加漂移层厚度和降低其掺杂浓度。这就使得漂移层的电阻不断增加。在导通状态时，尤其是高压时，漂移层电阻占导通电阻的主要部分。因此，如何在保证击穿电压的前提下使导通电阻，尤其是漂移层电阻，降低更多，直至突破硅限，已成为人们竞相研究的热门领域。

1988年，飞利浦美国公司申请美国专利，第一次给出了在横向高压MOSFET中采用交替的pn结构代替传统功率器件中低掺杂漂移层作电压支持层的方法。1997年提出了超结(super junction)理论概念。

在制造超结功率器件结构时，一般需要生长两层外延层。相应地，需要在WAT (wafer acceptance test,晶片可接受性测试)时测量两层外延层的电学特性，例如两层外延层的电阻。

其中，晶片可接受性测试WAT是在半导体硅片在完成所有制程工艺后（但还未封装之前），针对硅片上的各种测试结构所进行的电性测试。通过对WAT数据的分析，设计人员可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。

但是，在现有技术中，往往不能在晶片可接受性测试WAT的过程中有效地监控下层外延层的电阻特性。

因此，希望能够提供一种可以在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性的用于超结功率器件结构的下层外延层电阻测量结构。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性的用于超结功率器件结构的下层外延层电阻测量结构、以及采用了该用于超结功率器件结构的下层外延层电阻测量结构的晶片可接受性测试方法。

根据本发明的第一方面，提供了一种用于超结功率器件结构的下层外延层电阻测量结构，其包括：第一掺杂类型的上层外延层和下层外延层；布置在上层外延层和下层外延层中的第二掺杂类型的柱状掺杂区，其中所述柱状掺杂区在从所述上层外延层至所述下层外延层的方向上贯穿所述上层外延层，并穿过部分的下层外延层；布置在所述上层外延层中的第二掺杂类型的击穿保护环；与所述柱状掺杂区相连的第一电极的；布置在第一外延层表面的具有第一掺杂类型的接触区，以及连接此接触区的第二电极。

要说明的是，可根据第一和第二掺杂的类型来具体确定是第一电极接地还是第二电极接地。

优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述下层外延层电阻测量结构被布置在晶圆的切割道内或专门的WAT测试区域内。

优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述击穿保护环是位于所述柱状掺杂区外周的多个环形区域。

优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述多个环形区域用作保护环。

优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述接触区的掺杂浓度大于所述上层外延层的掺杂浓度。

优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述击穿保护环使所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿最先发生在所述柱状掺杂区的底部。

根据本发明的第二方面，提供了一种晶片可接受性测试方法，其特征在于采用了根据本发明的第一方面所述的用于超结功率器件结构的下层外延层电阻测量结构。

根据本发明，通过测量所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿电压，可以根据测试二极管的击穿电压的大小来判断下层外延层的电阻大小，从而可以能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明实施例的用于超结功率器件结构的下层外延层电阻测量结构。