[发明专利]RF LDMOS器件及制造方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种RF LDMOS器件及其制造方法。 

背景技术

RF LDMOS（射频横向扩散金属氧化物半导体）器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于GSM，PCS，W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。 

在RF LDMOS的设计过程中，要求小的导通电阻和大的击穿电压，同时由于其栅漏电容决定了截止频率的大小，因而栅漏电容也应越小越好。较高的击穿电压有助于保证器件在实际工作时的稳定性，如工作电压为50V的RF LDMOS器件，其击穿电压需要达到110V以上，而导通电阻Rdson则会直接影响到器件的输出功率与增益等特性。 

常见的RF LDMOS器件的结构如图1所示。在P衬底1上形成有P外延10，在P外延10的左部形成有一P阱11，右部形成有一N型漏端轻掺杂漂移区12，所述P阱11与所述N型漏端轻掺杂漂移区12不接触； 

所述P阱11上部形成有一N型源端重掺杂区24； 

所述N型漏端轻掺杂漂移区12右端形成有一N型漏端重掺杂区21； 

N型重掺杂区21,24的N型杂质浓度比N型漏端轻掺杂漂移区12的N型杂质浓度高； 

所述P阱11左侧接一P型多晶硅或金属接触柱13； 

所述接触柱13连通至P衬底1； 

所述N型源端重掺杂区24左侧的P阱11上部形成有一与所述P型多晶硅或金属接触柱13连通的P型重掺杂区22，P型重掺杂区22的P型杂质浓度比P阱11的P型杂质浓度高； 

所述N型源端重掺杂区24右侧的P阱11上方，及所述P阱11与所述N型漏端轻掺杂漂移区12之间的P外延10上方，形成有栅氧14； 

所述栅氧14上方形成有多晶硅栅15； 

所述多晶硅栅15上方，及所述N型漏端轻掺杂漂移区12左部上方，形成有介质层 16； 

所述介质层16右部上方形成有法拉第盾(Faraday shield)17。 

常见的RF LDMOS器件的结构，其在漏端有轻掺杂漂移区（LDD）12，从而使其具有较大的击穿电压（BV），同时由于其漏端轻掺杂漂移区12掺杂浓度较淡，使其具有较大的导通电阻（Rdson）。法拉第盾17的作用是降低反馈的栅漏电容（Cgd），同时由于其在应用中处于零电位，可以起到场板的作用，通过改变其长度或者其下方介质层厚度，在某种程度上可以降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。 

如图1所示，一种常见的法拉第盾17为单层金属层，该单层金属层为 状，包括多晶硅部171、漂移部172、竖直部173，竖直部173连通多晶硅部171和漂移部172，多晶硅部171位于竖直部173左上，漂移部172位于竖直部173右下，竖直部173在多晶硅栅15左侧，多晶硅部171的左部在多晶硅栅15上方，漂移部172在漏端轻掺杂漂移区12上方，该单层金属层同多晶硅栅15、漏端轻掺杂漂移区12之间为介质层16，漂移部172为平板状。该种法拉第盾为单层金属层17的RF LDMOS击穿电压很难达到非常大的击穿电压。 

RF LDMOS在高电压应用中（工作电压为50V），为了使其具有较大的安全工作区，目前业界通常采用具有两层或多层金属层的法拉第盾的结构，如图2、图3所示，第一层金属层与图1所示单层金属层相同，其他各金属层依序位于第一层金属层的右上方，各层金属层之间有介质层16隔离。该种法拉第盾为两层或多层金属层的RF LDMOS，具有大的击穿电压，一般为120V左右。但是法拉第盾为两层或多层金属层的RF LDMOS在制作工艺过程中，需要进行两层（或多层）金属层的制作，需要至少两次介质层和金属层的淀积过程，以及至少两次的金属刻蚀过程，制造工艺复杂。 

发明内容

本发明要解决的技术问题是使RF LDMOS器件既具有较高击穿电压，并且制造工艺简单。 

为解决上述技术问题，本发明提供了一种RF LDMOS器件，其结构是，在P外延的右部形成有一N型漏端轻掺杂区，在P外延左部形成一P阱，在N型漏端轻掺杂漂移区左侧到所述P阱右部上方形成有栅氧，所述栅氧上方形成有多晶硅栅，所述多晶硅栅上方、侧面及所述N型漏端轻掺杂漂移区左部上方形成有介质层，所述介质层右部上方形 成有法拉第盾；