[发明专利]一种高迁移率CMOS集成单元

说明书

技术领域

本发明涉及半导体集成技术领域，尤其涉及一种高迁移率CMOS集成单元。

背景技术

半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅基CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度。但是当MOS器件的栅长减小到90纳米后，栅氧化层的厚度只有1.2纳米，摩尔定律开始面临来自物理与技术方面的双重挑战。

学术界与产业界普遍认为，采用高迁移率沟道材料替代传统硅材料将是CMOS集成技术的重要发展方向，其中锗与III-V族半导体沟道材料最有可能在近期实现大规模应用。铟镓锑的空穴迁移率和电子迁移率都比硅大很多，采用铟镓锑作为CMOS的沟道材料已经成为解决硅基CMOS集成技术遇到的问题有效途径，将铟镓锑NMOSFET和PMOSFET集成已经成为当前研究的重点与难点。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种高迁移率CMOS集成单元，以将铟镓锑沟道NMOSFET和铟镓锑沟道PMOSFET集成到砷化镓衬底上，进而获得高迁移率的CMOS集成单元。

(二)技术方案

为达到上述目的，本发明提供了一种高迁移率CMOS集成单元，该CMOS集成单元是将NMOSFET和PMOSFET集成于同一基底之上，且NMOSFET和PMOSFET以隔离区9相隔离。

上述方案中，所述NMOSFET包括：形成于所述基底之上的第一铟镓锑沟道层3a，该NMOSFET以该第一铟镓锑沟道层3a为沟道；形成于所述第一铟镓锑沟道层3a之上的第一铟铝锑势垒层4a；形成于所述第一铟铝锑势垒层4a之上的铟镓锑源漏层5；刻蚀所述铟镓锑源漏层5中间部分至所述第一铟铝锑势垒层4a表面形成凹槽，并于该凹槽之上沉积而成的NMOSFET栅介质层6；形成于所述NMOSFET栅介质层6之上的NMOSFET栅金属层7；以及形成于所述NMOSFET栅介质层6两侧未被刻蚀的所述铟镓锑源漏层5之上的NMOSFET源漏金属层8。

上述方案中，所述PMOSFET包括：形成于所述基底之上的第二铟镓锑沟道层3b，该PMOSFET以该第二铟镓锑沟道层3b为沟道；形成于所述第二铟镓锑沟道层3b之上的第二铟铝锑势垒层4b；刻蚀所述第二铟铝锑势垒层4b和所述第二铟镓锑沟道层3b的两侧至所述基底表面、于所述第二铟铝锑势垒层4b和所述第二铟镓锑沟道层3b的两侧形成两个凹槽，并于该两个凹槽之中沉积而成的PMOSFET源漏区10；形成于所述PMOSFET源漏区10之上的PMOSFET源漏金属层14；形成于未被刻蚀的所述第二铟铝锑势垒层4b和所述第二铟镓锑沟道层3b中间部分之上的PMOSFET栅介质层11；形成于所述PMOSFET栅介质层11之上的PMOSFET栅金属层12；以及形成于所述PMOSFET栅金属层12侧壁的PMOSFET栅侧墙13。

上述方案中，所述第一铟镓锑沟道层3a和所述第二铟镓锑沟道层3b的厚度和材料均相同，二者均为铟镓锑单晶层，且在二者中各元素原子数比值为铟∶镓∶锑＝y∶(1-y)∶1，其中y的取值范围为0＜y≤0.45；二者的厚度均在3埃至20纳米之间，二者的压应变均在0～2％之间。

上述方案中，所述第一铟铝锑势垒层4a和第二铟铝锑势垒层4b的厚度和材料均相同，二者均为铟铝锑单晶层，且在二者中各元素原子数比值为铟∶铝∶锑＝z∶(1-z)∶1，其中z的取值范围为0＜z≤0.40；二者的厚度在3埃至5纳米之间。

上述方案中，所述铟镓锑源漏层5为铟镓锑单晶层，在所述铟镓锑源漏层5中各元素原子数比值为铟∶镓∶锑＝m∶(1-m)∶1，其中m的取值范围为0＜m≤0.45，所述铟镓锑源漏层5的厚度在3埃至30纳米之间，所述铟镓锑源漏层5中的掺杂元素为硫、硒、碲的一种或多种，掺杂浓度在1×10¹⁷每立方厘米至1×10²⁰每立方厘米之间。

上述方案中，所述NMOSFET栅介质层6为高介电常数的氧化物，这些氧化物包括铝基、锆基、铪基、钆基、镓基、镧基或钽基氧化物，氧化物中的掺杂元素为铝、锆、铪、钆、镓、镧、钽、氮或磷，氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值＝n∶(1-n)，n的取值范围为0＜n＜1；所述NMOSFET栅介质层6的厚度在3埃至100纳米之间。