[实用新型]一种残留电压泄放电路

说明书

技术领域

本实用新型涉及电压泄放技术领域，具体涉及一种残留电压泄放电路。 

背景技术

目前大部分电子产品通过内部电路给外接负载电子设备供电，内部供电电源往往通过增加电感、电容、磁珠以及电阻等来满足滤波供电的需求，但是在电子产品关机的瞬间，外接负载电源输入端残留有一电压，若电子产品立即重新开机，则外接的负载无法正常复位工作，若关机数秒后再重新开机，外接负载才有可能正常复位工作。例如，当电子产品在插上U盘工作的时候，电子产品关机后，外接负载电源输入端的电压无法释放干净，残留有约0.6V电压，马上重新开机时，则电子产品无法正常读取U盘，U盘无法正常工作。 

实用新型内容

本实用新型的目的是克服现有技术中电子产品关机后外接负载电源输入端有残留电压导致电子产品重新开机后负载无法正常复位工作的不足之处，提供一种残留电压泄放电路，在电子产品关机后，将残留在外接负载电源输入端的电压泄放干净，电子产品马上再次开机时，负载能正常复位工作。 

本实用新型的目的是通过以下技术方案来实现的：一种残留电压泄放电路，包括CPU、第一常供电源、驱动模块以及在CPU的高低电平控制输出端输出低电平时将外接负载电源输入端电平拉低的泄压模块，所述驱动模块设置有外接负载电源输入端和其它负载RL的输出端，所述CPU的高低电平控制输出端与驱动模块的使能端（EN）连接，第一常供电源输出端与驱动模块的电源输入端（VIN）连接。 

优选地，所述泄压模块包括第二常供电源、电阻R1、电阻R2、电阻R3、PNP三极管Q1、NPN三极管Q2以及电容EC1，第二常供电源与PNP三极管Q1的发射极连接的同时通过电阻R2与PNP三极管Q1的基极连接，CPU的高低电平控制输出端通过电阻R3 与PNP 三极管Q1 的基极连接，PNP 三极管Q1 的集电极通过电阻R1 后通过电容EC1 接地的同时与NPN 三极管Q2 的基极连接，NPN 三极管Q2发射极接地，集电极接外接负载电源输入端。 

优选地，第一常供电源通过储能电感L1 与驱动模块电源输入端（VIN）连接。 

优选地，所述驱动模块采用降压式驱动电路。 

优选地，所述驱动模块的降压驱动芯片开关输出端（SW）通过储能电感L2后经并联连接的电容C1、电容EC2接地，同时通过磁珠L4后作为外接负载电源输入端，通过磁珠L3 外接其它负载RL 的输出端，电容EC2 的正极通过电阻R5连接至降压驱动芯片的反馈输入端（FB），反馈输入端（FB）经电阻R4接地，调整电阻R4和电阻R5的阻值可改变输出电压值。 

优选地，所述第一常供电源为12V 电源。 

优选地，所述第二常供电源为CPU 提供的5V电压。 

本实用新型一种残留电压泄放电路的工作原理： 

电子产品开机时，第一常供电源提供12V电压输入至降压驱动芯片的电源输入端（VIN），同时CPU 向PNP 三极管Q1 的发射极提供5V 的常供电压，CPU 的高低电平控制输出端输出高电平至降压驱动芯片的使能端（EN），此时PNP 三极管Q1和NPN三极管Q2均处于截止状态，降压驱动芯片的开关输出端（SW）输出高电平至外接负载电源输入端。

电子产品关机瞬间，第一常供电源提供12V 电压输入至降压驱动芯片的输入端，同时CPU向PNP三极管Q1的发射极提供5V的常供电压，CPU的高低电平控制输出端输出低电平至降压驱动芯片的使能端（EN），CPU 向PNP 三极管Q1 的发射极提供的5V 常供电压，同时此常供电压5V经R2到Q1 的基极得到正向偏置电压后，CPU的高低电平控制输出端输出低电平至降压驱动芯片的使能端（EN），同时经R3 得到低电平输入至PNP 三极管Q1 的基极，此时PNP 三极管Q1 导通，Q2的集电极通过R1和EC1 充电，随着充电时间的改变，NPN三极管Q2由截止区进入放大区，电子产品关机瞬间，储能电感L2 和电容EC2放电给负载RL，负载RL 持续工作，由于储能电感L2 和电容EC2 的储能有限，其它负载RL 的输出端电压迅速下降，当电压降到0.6V左右，此0.6V 电压通过磁珠L3 和磁珠L4反馈给外接负载电源输入端，此时NPN 三极管Q2 进入饱和区，外接负载电源输入端的输出电压约为0V，即外接负载电源输入端的残留电压被泄放干净。