[发明专利]具有选择性形成的金属罩的集成电路结构

说明书

相关申请的交叉引用

本申请要求在2011年9月15日提交的、题目为“Integrated Circuit Structure Having Selectively Formed Metal Cap”的美国专利申请S/N:13/233,064的优先权，该专利申请的内容通过引用全文并入本文。

技术领域

本文所公开的主题涉及形成集成电路的方法以及由其形成的结构。更特别地，本发明的各方面涉及形成与晶体管的无边界接触件。

背景技术

照常规，在具有全金属栅极（FMG）的晶体管中形成自对准接触件包括使用介电罩以及在该罩之上的高k值材料层，该高k值材料层在自对准过程中充当止蚀层。介电罩和高k值材料的组合对于形成替代金属栅极（RMG）同样有用。但是，高k值材料在RMG方案中必须在介电罩之后形成。在该方案中，高k值材料保留于最终的集成电路器件（包括该结构）内。该高k值层存在于最终的集成电路器件内会增加在集成电路内的电容效应。所增加的电容能够不利地影响器件的性能。

发明内容

本发明公开了形成集成电路结构的方法，该集成电路结构使用在栅极之上的选择性形成的且至少部分氧化的金属罩。在一种实施例中，方法包括：提供包括晶体管的前体结构，该晶体管具有金属栅极；在金属栅极的暴露部分之上形成止蚀层；至少部分氧化止蚀层；并且在至少部分氧化的止蚀层之上形成介电层。

本发明的第一方面包括一种方法，该方法包括：提供包括具有金属栅极的晶体管的前体结构；在金属栅极的暴露部分之上形成止蚀层；至少部分氧化止蚀层；并且在至少部分氧化的止蚀层之上形成介电层。

本发明的第二方面包括一种形成集成电路结构的方法，该方法包括：形成具有暴露的金属栅极以及与暴露的金属栅极相邻的间隔物的晶体管结构；在暴露的金属栅极之上沉积止蚀层，除了间隔物之外；基本上氧化整个止蚀层；并且在止蚀层之上形成介电层。

本发明的第三方面包括一种集成电路结构，该集成电路结构具有：基板；位于基板之上的金属栅极；在基板之上的且基本上包围金属栅极的至少一个内衬层；以及直接位于金属栅极之上的至少部分氧化的止蚀层，该止蚀层包括钴（Co）、锰（Mn）、钨（W）、铱（Ir）、铑（Rh）或钌（Ru）中的至少一项。

附图说明

本发明的这些及其他特征根据下面结合用于示出本发明的各种实施例的附图进行的关于本发明的各方面的详细描述更容易理解，在附图中：

图1示出了常规集成电路结构的截面图。

图2示出了图1的集成电路结构在根据实施例执行的处理步骤之后的截面图。

图3示出了图2的集成电路结构在根据实施例执行的处理步骤之后的截面图。

图4示出了图3的集成电路结构在根据实施例执行的处理步骤之后的截面图。

图5示出了图4的集成电路结构在根据实施例执行的处理步骤之后的截面图。

图6示出了根据实施例的集成电路结构的截面图。

图7示出了根据可替换的实施例的集成电路结构的截面图。

应当注意，本发明的附图并不一定是按比例的。附图意在仅示出本发明的典型方面，并因此不应被认为是对本发明的范围的限定。在附图中，相似的编号在不同的附图中代表相似的元件。

具体实施方式

本文所公开的主题涉及形成具有在栅极之上的至少部分氧化的金属罩的集成电路结构的方法，以及这样形成的结构。更具体地，本发明的各方面提供具有选择性形成的且至少部分氧化的金属罩的集成电路结构，以及用于形成这样的结构的解决方案。

在一种实施例中，本发明的各方面包括一种形成集成电路结构的方法。该方法可以包括在金属栅极的暴露部分之上选择性地形成（例如，沉积）金属，其中金属栅极基本上分别包含于相邻的金属内衬和高k值的内衬层之内。金属能够按照包括化学气相沉积（CVD）、原子层沉积（ALD）或无电沉积（electroless deposition）在内的若干方式之一来沉积达大约0.5-10纳米的厚度。金属然后被氧化以形成选择性地位于金属栅极之上的止蚀层。在某些情况下，金属只是被部分氧化，使得外部区域被氧化而核心区域未氧化，其中核心区域直接接触金属栅极。

另一种实施例包括一种形成集成电路结构的方法，该方法包括：形成具有暴露的金属栅极的晶体管结构；选择性地将止蚀层（etch stop layer）沉积于暴露的金属栅极之上；基本上氧化整个止蚀层；并且在止蚀层之上形成介电层。