[发明专利]基于FPGA的容错异步串行收发器装置

权利要求书

1.一种基于FPGA的容错异步串行收发器装置，其特征是包括有发送器和接收器，所述的发送器数据处理单元与第一编码器、第二编码器、第三编码器并联；第一编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接，第二编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接，第三编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接；第一发送多数表决器的输出端、第二发送多数表决器的输出端、第三发送多数表决器的输出端分别连接串行发送器TMR的输入端；串行发送器TMR的输出端连接第一少数表决器的P输入端，同时连接第一输出缓存器的输入端、第二少数表决器的R₁输入端和连接第三少数表决器的R₂输入端；串行发送器TMR的输出端连接第一少数表决器的R₁输入端，同时连接第二输出缓存器的输入端、第二少数表决器的P输入端和连接第三少数表决器的R₁输入端；串行发送器TMR的输出端连接第一少数表决器的R₂输入端，同时连接第三输出缓存器的输入端、第二少数表决器的R₂输入端和连接第三少数表决器的P输入端；第一少数表决器的输出端与第一输出缓存器控制端连接，第二少数表决器的输出端与第二输出缓存器控制端连接，第三少数表决器的输出端与第三输出缓存器控制端连接，第一输出缓存器的输出端连接FPGA的第一输出引脚、第二输出缓存器的输出端连接FPGA的第二输出引脚、第三输出缓存器的输出端连接FPGA的第三输出引脚。

2.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的接收器包括有数据第一引脚、数据第二引脚、数据第三引脚分别连接串行接收器TMR的输入端，串行接收器TMR的输出端通过第一解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的输出端通过第二解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的输出端通过第三解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；第一接收多数表决器的输出端、第二接收多数表决器的输出端、第三接收多数表决器的输出端分别连接数据处理单元。

3.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的FPGA的第一输出引脚、第二输出引脚、第三输出引脚相连接，将信号传输到下一级进行数据处理。

4.如权利要求1或2所述的基于FPGA的容错异步串行收发器装置，其特征是还包括有所述的第一编码器、第二编码器、第三编码器为扩展汉明码编码器；第一解码器、第二解码器、第三解码器为扩展汉明码解码器。

5.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的第一发送多数表决器、第二发送多数表决器、第三发送多数表决器为三个两输入与门和一个三输入或门组成。

6.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的第一少数表决器，第二少数表决器、第三少数表决器为二个三输入与门和一个两输入或门组成。

7.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的串行接收器TMR包括有电路相同的并联的第一串行接收器、第二串行接收器、第三串行接收器，所述的第一串行接收器包括有同步器经滤波器与串并转换器的输入端和起始信号检测的输入端连接；波特率发生器的输出端与起始信号检测的输出端分别与接收控制状态机的输入端连接，第一串行接收器的接收控制状态机的输出端、第二串行接收器的接收控制状态机的输出端、第三串行接收器的接收控制状态机的输出端分别连接第一多数表决器组的输入端，第一多数表决器组的输出端分别连接第一串行接收器的接收控制状态机的输入端、第二串行接收器的接收控制状态机的输入端、第三串行接收器的接收控制状态机的输入端；接收控制状态机的输出端连接串并转换器的输入端，第一串行接收器的串并转换器的输出端、第二串行接收器串并转换器的输出端、第三串行接收器的串并转换器的输出端分别连接第二多数表决器组的输入端，第二多数表决器组的输出端向解码器连接。