[发明专利]具有用于覆盖气隙的间隔件的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请案要求2012年6月7日提出申请的韩国专利申请第10-2012-0060959号的优先权，其全文以引用的方式并入于此。

技术领域

本发明的示范性实施例关于一种半导体器件制造方法，更特别地，关于一种具有针对低介电常数的气隙的半导体器件，以解决气隙所导致的问题；以及一种用于制造该半导体器件的方法。

背景技术

半导体器件通常使用氧化物层及氮化物层作为绝缘层。但是，氧化物层及氮化物层不具有满足图案和线条变得越来越精细的半导体器件的特性的介电常数。为了解决此疑虑，研究者正通过在半导体器件中形成具有低介电常数的气隙来着手开发令人满意的半导体器件特性。

诸如动态随机存取存储器(DRAM)的半导体器件经由源极/漏极接触来执行电容器及位线的电操作。由于储存节点接触(SNC)及位线(包括位线接触)必须形成在小区域内，储存节点接触(SNC)及位线放置为彼此相邻，并在其间具有间隔件。典型地，可将氮化物层(例如，氮化硅层)用作间隔件。由于氮化硅层具有高介电常数，氮化硅层无法有效地抑制位线与储存节点接触(SNC)之间的寄生电容(Cb)。因此，位线与储存节点接触(SNC)之间的寄生电容(Cb)变大，使得位线感测放大器的感测余量降低。为了解决此疑虑，本发明的申请人提出了用于在位线与储存节点接触(SNC)间形成气隙的方法，其在韩国专利申请第10-2010-0140493号中公开。

但是，若未完全覆盖每一气隙的顶部，诸如金属的材料会在后续的工艺中进入气隙，导致故障。即使覆盖了气隙，当气隙覆盖层如现有技术(例如，韩国专利申请第2010-0140493号)所述形成在位线硬掩模的顶部上时，气隙覆盖层可在后续工艺期间受损，从而使气隙开放。

发明内容

本发明的示范性实施例关于一种半导体器件，其可通过稳定地覆盖气隙来改善后续工艺的余量（margin）；以及用于制造该半导体器件的方法。

本发明的其它实施例关于一种半导体器件，其可通过最小化位线和储存结点接触之间的寄生电容(Cb)来改善单元数据的感测余量（sensing margin）；以及用于制造该半导体器件的方法。

根据本发明的一实施例，一种半导体器件包括第一导电层；一硬掩模，其层叠在该第一导电层上方；第二导电层，其形成为邻接该导电层的侧面；第三导电层，其层叠在该第二导电层上方；气隙，其形成在该第一导电层和该第二导电层之间；及气隙覆盖层，其形成在该硬掩模和该第三导电层之间，并覆盖该气隙的入口。

根据本发明的另一实施例，一种半导体器件包括位线图案，其包括位线和层叠在该位线上方的硬掩模；储存节点接触，其包括第一导电层及层叠在该第一导电层上方的第二导电层，该储存节点接触形成为邻接该位线图案的一侧；气隙，其形成在该位线和该第一导电层之间；以及气隙覆盖层，其形成在该硬掩模及该第二导电层之间，该气隙覆盖层覆盖该气隙的入口。

根据本发明的尚有另一实施例，一种用于制造半导体器件的方法包含以下步骤：形成位线图案，其包括层叠在衬底上方的第一导电层和硬掩模；在该位线图案的侧壁上形成牺牲层；形成第二导电层，其与该牺牲层接触并邻接该位线图案；使该第二导电层凹陷；通过移除该牺牲层来在该凹陷的第二导电层和该第一导电层之间形成气隙；以及在该硬掩模的侧壁上形成气隙覆盖层，以覆盖该气隙的入口。

附图说明

图1为示出根据本发明的一实施例的半导体器件的剖面图。

图2为示出一存储器件的剖面图，图1所示的所提出的技术被应用于该存储器件。

图3A至3G为示出根据本发明的一实施例的制造图2所示的存储器件的工艺的剖面图。

具体实施方式

在下文中，本发明的示范性实施例将参照附图更详细地叙述。但是，本发明可以不同形式体现，且不应理解为受限于此处所提出的实施例。倒不如说，提供这些实施例，以便该公开内容将深入而完整，并将充分地将本发明的范围传达予本领域技术人员。在本公开内容的全文中，在本发明的各个附图与实施例中相同的附图标记表示相同的部件。