[发明专利]一种分布式同步脉冲的产生方法有效

专利信息
申请号: 201310597252.2 申请日: 2013-11-22
公开(公告)号: CN103560873A 公开(公告)日: 2014-02-05
发明(设计)人: 安建平;杜昌澔;韩航程;梁丹丹 申请(专利权)人: 北京理工大学
主分类号: H04L7/033 分类号: H04L7/033
代理公司: 暂无信息 代理人: 暂无信息
地址: 100081 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 分布式 同步 脉冲 产生 方法
【说明书】:

技术领域

发明涉及一种分布式同步脉冲的产生方法,属于电子通信和雷达技术领域。

背景技术

雷达在现代和未来的电子战中起着不可替代的作用,但是原有的收发一体的单基地雷达面临着四种威胁:电子干扰、超低空突防、隐身武器、反辐射导弹等。与之相比,双基或多基地雷达系统改变了传统单基地系统中发射站T和接收站R位置相同的工作方式,将T站和R站分置,具有较强的生存能力和较高的探测功能,从而引起了人们的重视,并进一步得到快速发展和广泛应用。然而这其中重要的一个技术问题就是收发站时间同步问题,雷达要依据接收的回波相对于发射信号的时延来测量目标距离,因此收发站之间必须保持严格的时间同步,产生同步测距脉冲。本发明就可以解决收发站产生高精确同步脉冲的问题。

目前,扩频技术发展迅速并广泛应用于各种通信系统中,其中,卫星测控系统利用伪随机码来测距就是一个重要的应用。在卫星测控系统中,采用各种伪码测距的实现方法基本上都是一样的。由地面站伪码发生器产生一伪随机码序列发送至卫星,由卫星接收后转发到地面站,通过相位比较器对比最初发送的伪随机码序列和接收到的伪随机码序列的相位,根据相位差来确定延时以至于求得距离。其中测距误差的一个重要来源就是地面站发送模块与接收模块时钟不同步。本发明可以在一个系统中检测出收发时钟偏差,并将这一偏差补偿到测距值中,从而提高测距精度。

发明内容

本发明的目的是为了克服传统方式产生同步脉冲的方法大多局限于增添外围模块,FPGA在其中仅起到控制作用,这不仅增加了系统的复杂度,而且在高速时钟下精度难以做到纳秒级以下,本发明提出一种分布式同步脉冲的产生方法。

本发明是通过以下技术方案实现的。

本发明的一种分布式同步脉冲的产生方法,主站接收到辅站数据之后首先进行捕获、测距支路伪码同步和载波同步处理,测距支路解扩得到解调数据和原始测距信息,依据测距支路解调数据及原始测距信息可进行帧同步及距离计算;辅站接收端首先依据其装订的测距支路PN码进行捕获、测距支路伪码同步和载波同步处理,测距支路经过帧同步后得到去相位模糊后的解调数据,同时给出帧起始位置标志。测距支路输出解调数据和原始测距信息,解调数据中包含有主站对辅站的测距信息,两种数据综合可得到辅站对主站的测距值,辅对主测距值一方面通过测距支路发给主站,一方面用于计算产生同步脉冲延迟时间。步骤为:

步骤一、主站有两路数据,一路用于测距,一路用于通信,在经过扩频、载波调制、上变频等一系列数据处理后经无线信道到达辅站;

步骤二、辅站接收端先对信号下变频,然后利用伪码捕获与跟踪技术将基带信号解调出来,基带信号同样经历扩频、载波调制、上变频等过程将主站发送的测距支路和通信支路信息转发给主站;

步骤三、主站接收端在接收到辅站的转发数据之后同样要对数据下变频,利用伪码捕获与伪码跟踪对信号进行载波清除与伪码清除,该数据处理过程与辅站接收端的数据处理过程是一样的;

步骤四、主站、辅站在成功捕获与跟踪之后进入稳定状态,主站通过测距支路解扩可以得到解调数据和原始测距信息,解调数据中包含有辅站对主站的测距信息,两种数据综合可得出主站对辅站的测距信息;

步骤五、主站在获得主辅距离之后会将测距值输出至主站发送端,通过测距支路信息装订发送给辅站,用以辅助完成辅站对主站的测距及时间同步;

步骤六、辅站接收端经过步骤三之后将主辅距离信息与发射脉冲时间信息解调出来,辅站实际需要等待的发射脉冲延迟时间为主站的发射脉冲时间减去由于主辅距离而引入的传输时延。辅站发射脉冲时间若为整数个时钟周期则不需要时钟调整,否则还需进行以下步骤;

步骤七、设辅站发射时间为ΔTr=MT+θ,其中T为系统时钟周期,M为整数,0<θ<T,M个时钟周期时间可以靠寄存器计数,而不足一个时钟周期的θ部分需要调用FPGA的DCM模块来调整辅站时钟,DCM输出为滞后辅站时钟大约θ相位的一个移向时钟;

步骤八、调整时间要短于寄存器计数时间,这样每次在移相时钟的上升沿检测计数器值是否达到M,若是则发射脉冲,否则继续等待;

步骤九、主站与辅站的通信过程将一直重复步骤四到步骤八。

经过上述九个步骤即完成了主辅发射同步脉冲的过程。

有益效果

本发明的方法简单灵活,便于调整;DCM所能调整的最小相位步进为T/256,T为时钟周期,对于一个100M系统时钟,脉冲精度可达0.039ns;相位调整时间短,且不会占用太多FPGA资源。

附图说明

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