[发明专利]3D芯片系统中的电压下降缓解

权利要求书

1.一种多芯片系统，包括垂直堆叠的、电耦合在一起的多个芯片；

所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：

至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及

至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率以当在每个核中感测到电压违限时避免时序错误，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接，

其中所述多个芯片的电压裕度根据一般情况的电压下降来配置。

2.根据权利要求1所述的多芯片系统，其中所述至少一个电压违限感测单元是关键路径监测器。

3.根据权利要求2所述的多芯片系统，其中所述至少一个频率调谐单元是数字锁相环。

4.根据权利要求1-3中任一项所述的多芯片系统，其中所述多芯片系统还包括性能监测器和电压调节器，所述性能监测器与一个或多个所述频率调谐单元连接并且被配置成监测所述堆叠的芯片的频率，所述电压调节器与所述性能监测器连接并且被配置成调节提供至所述多个芯片的电压。

5.一种用于3D堆叠芯片系统的控制方法，所述3D堆叠芯片系统包括多个垂直堆叠的芯片，每个所述芯片包括一个或多个核，该方法包括：

(a)通过与所述核连接的至少一个电压违限感测单元感测所述芯片的一个或多个核中是否存在电压违限；

(b)如果是，则通过与所述电压违限感测单元连接的频率调谐单元调谐该芯片的频率以避免时序错误；以及

(c)如果否，则继续进行步骤(a)，

其中所述控制方法为所述3D堆叠芯片系统中的每个芯片独立地执行，

其中所述多个芯片的电压裕度根据一般情况的电压下降来配置。

6.根据权利要求5所述的方法，还包括：

监测所述3D堆叠芯片系统的频率以确定该频率是否高于上限或低于下限；

如果该频率高于所述上限，则降低提供至该3D堆叠芯片系统的电压；

如果该频率低于所述下限，则提高提供至该3D堆叠芯片系统的电压。

7.根据权利要求5或6所述的方法，其中所述电压违限感测单元是关键路径监测器。

8.根据权利要求7所述的方法，其中所述频率调谐单元是数字锁相环。