[发明专利]3D芯片系统中的电压下降缓解

说明书

本发明涉及一种多芯片系统以及一种用于在3D堆叠芯片系统中调度线程的方法。该多芯片系统包括垂直堆叠的、电耦合在一起的多个芯片；所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。本发明中所描述的该多芯片系统和该调度线程的方法具有多个优点，例如降低电压违限、缓解电压下降和节约功耗。

技术领域

本发明总体涉及三维集成电路技术（3D芯片技术）。更具体地，本发明涉及3D堆叠式芯片系统以及3D堆叠式多芯片系统中的电压控制和调节。

背景技术

具有多个芯片通过硅穿孔（TSV）互连的垂直堆叠的集成电路是一种类型的3D集成电路技术，其技术提供了两个或更多的芯片的垂直堆叠，其提供了密集的、高速的接口。这种技术中的总电线长度是随着所使用的芯片层数的平方根来减少的，从而获得了性能的改善和互连的功率的降低。因此，三维集成技术在提供密集和高速通信接口以获得具有更低传输功率和更高性能方面是一种富有前景的技术。

图1显示了一种在倒装芯片技术中使用了硅穿孔的3D堆叠式多芯片封装100的示意结构。在该示意结构中，四层芯片110-140通过多个微小得连接物160依次叠置在封装基板150的上方。硅穿孔170用于传导电子和功率信号。功率从芯片外的电压调节器（未显示）通过控制熔塌芯片连接（C4）凸点180传送到底部芯片110，然后再经由硅穿孔170传送至上部的芯片120-140。热界面材料190、散热座191和散热片192依次设置在芯片140上方。

通常，3D堆叠式芯片由功率输送系统供电，该功率输送系统由两部分组成，即芯片外路径和芯片上网络。芯片外路径指的是从电压源和/或封装基板至芯片的功率输送路径。芯片上网络指的是芯片内的电阻、电感和/或电容网络，其通常包括位于输送路径上的寄生电阻、电感以及用于消除瞬态电压噪声的去耦电容。图2显示了一种3D堆叠式多芯片封装的功率输送网络的简化示意电路模型，其中用于3D堆叠式多芯片封装的功率输送系统200包括芯片外路径210和芯片上网络220，它们都用图2所示的虚线框标示。芯片外路径210经功率从电压源经由凸点230传送到3D芯片上网络220。

尽管具有快速的层间数据传输速率、较低的传输功率和高的期间密度这些有益的特征，但是3D集成技术仍然面临着许多挑战，其中之一就是电源噪声。与相同尺寸的2D芯片相比，由于将多个芯片垂直堆叠，3D芯片具有更高的负载，从而会由于功率传输网络的不完善的寄生阻抗和电路的电流波动而导致更大的电压下降（voltage droop），损害电源完整性。电源完整性问题会导致时序错误，从而降低系统的可靠性。

发明内容

在使用硅穿孔的3D集成电路中，多个芯片通过硅穿孔垂直连接以形成多层芯片，芯片间的连接物长度通常是3D芯片的连接物的0.1%-1%。如此短的连接物使得层间具有更紧密的电压相互影响。然而，芯片之间的、在垂直方向上的极短的距离会在垂直方向上导致很强的电压干涉。短的连接物会加重线程共振问题并且使得电压下降问题比2D芯片中更加严重。同时，在多线程应用中的诸如单程序多数据技术之类的计算技术会在线程间刺激破坏性的干涉（核共振）并加剧电压下降。

为了解决3D堆叠式芯片系统中的上述问题，传统的解决方案是为最坏情况的电压下降分配充足的电压裕度。然而这种方案的成本很高，特别是在未来的3D芯片中，随着晶体管尺寸的减小和层数量的增加更是如此。现在的工作已经集中在物理设计和底层（floorplan）对3D功率传输网络中的电压下降的影响，并且观察到增加去耦电容或者硅穿孔密度能够缓和电压下降。然而，为了克服电源完整性问题，在芯片上设置足够的硅穿孔和去耦电容会导致成本过高。而且，为了有效降低电压噪声，去耦电容应当设置在有源电路旁边。因此，静态的解决方案并不是有效和灵活的，因为电路的状态是动态变化的。