[发明专利]自修复型栅极驱动电路

说明书

技术领域

本发明涉及液晶技术领域，尤其涉及一种自修复型栅极驱动电路。

背景技术

阵列基板行驱动（Gate Driver On Array，简称GOA），也就是利用现有薄膜晶体管液晶显示器阵列（Array）制程将栅极（Gate）行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。

现有的GOA电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉电路（Pull-up part），上拉控制电路（Pull-up control part），下传电路（Transfer Part），下拉电路（Key Pull-down Part）和下拉维持电路（Pull-down Holding Part），以及负责电位抬升的自举（Boast）电容。

上拉电路主要负责将时钟信号（Clock）输出为栅极信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的下传信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号（通常称为Q点）维持（Holding）在关闭状态（即负电位），通常有两个下拉维持模块交替作用；自举电容（C boast）则负责Q点的二次抬升，这样有利于上拉电路的G（N）输出。

1、在实际应用中发现GOA电路的下拉维持部分最容易受到长时间的应力（Stress）作用使得一些起关键作用的薄膜晶体管（TFT）失效，这样就增加了GOA电路的失效风险，而且由于目前设计的GOA电路不具备修复功能使得发生这种风险的几率大大提高；

2、GOA制程中由于电路级数多、TFT数量大等原因，很容易发生一些TFT短路或者断路的风险，尤其是下拉维持电路部分如果发生此类现象的话会使得下拉维持电路一直处于打开或者关闭状态，从而影响Gate波形的输出，再加上GOA电路的修复难度较高，这样会严重影响液晶面板产出的良率；

3、实际GOA电路由于有很大的阻容（RC）负载会产生严重影响Gate波形的延迟现象，因此如何降低GOA电路中栅极延迟（Gate Delay）也是目前普遍比较关注的一个问题，而下拉维持电路在Gate波形输出的作用期间的关闭状态的好坏会直接影响到Gate波形的延迟（Delay）。

发明内容

因此，本发明的目的在于提供一种自修复型栅极驱动电路，降低由于制程或GOA电路长时间操作的原因造成的下拉维持电路的失效风险，实现电路自修复功能。

为实现上述目的，本发明提供了一种自修复型栅极驱动电路，包括级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线充电，该第N级GOA单元包括上拉控制电路，上拉电路，下传电路，下拉电路，自举电容，第一下拉维持电路，第二下拉维持电路，及桥接电路；该上拉电路、下拉电路、第一下拉维持电路、第二下拉维持电路及自举电容分别与栅极信号点和该第N级水平扫描线连接，该上拉控制电路和下传电路分别与该栅极信号点连接，该桥接电路连接于该第一下拉维持电路和第二下拉维持电路之间并且连接该栅极信号点；

该桥接电路包括第一薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接第一电路点和第二电路点；

该第一下拉维持电路包括：

第二薄膜晶体管，其栅极输入第二时钟信号，漏极和源极分别输入第一时钟信号和连接该第二电路点；

第三薄膜晶体管，其栅极连接第三电路点，漏极和源极分别输入第一时钟信号和连接该第二电路点；

第四薄膜晶体管，其栅极输入第一时钟信号，漏极和源极分别输入第一时钟信号和连接该第三电路点；

第五薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别连接该第二电路点和该第三电路点；

第六薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接该第二电路点和输入直流低电压；

第七薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别输入该直流低电压和连接该第n级水平扫描线；

第八薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别输入该直流低电压和连接该栅极信号点；

该第二下拉维持电路包括：

第九薄膜晶体管，其栅极输入该第一时钟信号，漏极和源极分别输入该第二时钟信号和连接该第一电路点；

第十薄膜晶体管，其栅极连接第四电路点，漏极和源极分别输入该第二时钟信号和连接该第一电路点；