[发明专利]具有电源电压的稳定化结构的三维集成电路及其制造方法

权利要求书

1.一种三维集成电路，将第一半导体芯片和与所述第一半导体芯片具有相同的层叠结构的第二半导体芯片进行了层叠，

所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，

所述第一半导体芯片或所述第二半导体芯片，在与所述第二半导体芯片或所述第一半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。

2.根据权利要求1所述的三维集成电路，其特征在于，

在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述另一方的半导体芯片的所述电源布线层或接地布线层之间，构成去耦电容器。

3.根据权利要求1所述的三维集成电路，其特征在于，

在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片内，在所述电源布线层与所述接地布线层之间构成去耦电容器。

4.根据权利要求1所述的三维集成电路，其特征在于，

在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片中，所述电源布线层以及所述接地布线层被设置在与对置的半导体芯片相面向的表面侧。

5.根据权利要求1所述的三维集成电路，其特征在于，

所述一方的半导体芯片，在所述第二接地布线层或第二电源布线层的正下方具有所述电源布线层或接地布线层，

在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述第二接地布线层或第二电源布线层的正下方的所述电源布线层或接地布线层之间，构成去耦电容器。

6.根据权利要求1所述的三维集成电路，其特征在于，

具有4组彼此对置的所述电源布线层与所述接地布线层、或者所述接地布线层与所述电源布线层的对。

7.根据权利要求1所述的三维集成电路，其特征在于，

所述电源布线层的布线图案结构包括网格状的金属布线。

8.根据权利要求1所述的三维集成电路，其特征在于，

所述电源布线层的布线图案结构，包括包围周围的电源环和连接所述电源环内的纵向或横向的条。

9.根据权利要求1所述的三维集成电路，其特征在于，

所述第一半导体芯片和所述第二半导体芯片，是具有相同晶体管层的半导体芯片。

10.根据权利要求1所述的三维集成电路，其特征在于，

所述电源布线层和所述接地布线层是全局布线层。

11.根据权利要求1所述的三维集成电路，其特征在于，

还具有支撑整体的基板。

12.根据权利要求11所述的三维集成电路，其特征在于，

所述三维集成电路还具有第三半导体芯片，

所述第三半导体芯片与所述第一半导体芯片或所述第二半导体芯片层叠。

13.根据权利要求12所述的三维集成电路，其特征在于，

所述第三半导体芯片被设置在所述基板与所述第一半导体芯片或所述第二半导体芯片之间，

在距所述基板较远的所述第一半导体芯片与所述第二半导体芯片之间具有所述第二接地布线层或第二电源布线层。

14.根据权利要求12所述的三维集成电路，其特征在于，

所述第一半导体芯片或所述第二半导体芯片，设置为与所述基板相接，

所述第三半导体芯片，被设置在所述第一半导体芯片以及所述第二半导体芯片之中与所述基板不相接的半导体芯片上，

所述第一半导体芯片或所述第二半导体芯片，比所述第三半导体芯片消耗电流多。

15.一种处理器装置，包括权利要求1～14的任一项所述的三维集成电路。

16.一种三维集成电路的制造方法，该三维集成电路将第一半导体芯片和与所述第一半导体芯片具有相同的层叠结构的第二半导体芯片进行了层叠，所述制造方法包括：

将晶体管层和包括接地布线层以及电源布线层的布线层进行层叠而形成第一半导体芯片的工序；

使用由设置所述第一半导体芯片的工序得到的第二半导体芯片的一部分，进一步将第二接地布线层或第二电源布线层进行层叠而形成第二半导体芯片的工序；和

使所述第一半导体芯片的所述布线层的面与所述第二半导体芯片的所述第二接地布线层或第二电源布线层彼此对置地粘合而得到三维集成电路的工序。