[发明专利]具有电源电压的稳定化结构的三维集成电路及其制造方法

说明书

技术领域

本发明涉及将多个半导体芯片进行层叠而构成的三维集成电路的电源电压稳定化技术。

背景技术

将多个半导体芯片进行层叠，且用TSV(Through Silicon Via)以及微凸块(micro-bump)等将芯片间进行连接的电路称为“三维集成电路”。三维集成电路，由于将多个半导体芯片进行层叠，因此若与平置的结构进行比较，则电路的总布线长度变短，能够削减针对工作频率的消耗电力。因此，在工作频率高的通用处理器等中是特别有用的技术。

另一方面，在三维集成电路中，当一方的半导体芯片的负载变动时，在另一方的半导体芯片中，存在电源电压下降的可能性。特别地，在消耗电流大的高性能的通用处理器中，易于产生电源电压的下降。因此，一般而言，在层叠三维集成电路的基板上设置电容器，通过电容器中所蓄积的电荷电容来弥补电压下降，使负载需要的电压稳定化。将这种电容器称为“去耦电容器”。

由于电容器越设置于负载的附近，基于布线的电感值越小，流入电容器的电荷量越多，作为去耦电容器是有效果的(例如，参照非专利文献1)。

此外，公开有在负载的附近设置去耦电容器的技术(例如，参照专利文献1)。该半导体装置，是将多个芯片进行层叠的层叠型的半导体装置，通过在芯片间夹着薄膜状的电容器，在各半导体芯片的附近形成去耦电容器。

然而，上述专利文献1的半导体装置，需要薄膜状的电容器，并且，在芯片间夹持所述薄膜状的电容器的工序增加。因此，存在成本增加的问题。而且，专利文献1的半导体装置，与直接将芯片彼此连接的情况相比，由于在各芯片与薄膜之间接点增加，因此成品率降低，更关联到成本增加的问题。

另一方面，提出了一种通过作为电容器的电极而利用半导体芯片内的布线材料来抑制成本的方法。例如，有如下方法：在层叠的半导体芯片间使彼此的金属布线层对置配置，通过使用高电介质材料的粘接剂将它们之间粘接，来形成大容量的去耦电容器(例如，参照专利文献2)。

现有技术文献

专利文献

专利文献1：JP特开2005-244068号公报

专利文献2：WO2005-122257号公报

非专利文献

非专利文献1：Mark l.Montrose著，“印刷基板的EMC设计，”3章，欧姆社

发明概要

发明所要解决的技术问题

然而，上述专利文献2的方法，由于通过在半导体芯片与半导体芯片之间配置高电介质膜来形成大容量的电容器，因此需要与通常的三维层叠时不同的原材料和工序。此外，在三维集成电路中，在半导体芯片之间，除了电源或地线以外，通常的信号线也通过，因此，由于配置高电介质膜，半导体芯片间的信号线的寄生电容也变大，其结果是，存在信号延迟变大的问题。

发明内容

本发明鉴于上述问题，其目的在于，提供一种仅通过通常的半导体制造工序，在半导体芯片的附近形成大容量的去耦电容器的三维集成电路及其制造方法。

解决技术问题的手段

为了实现上述目的，本申请的三维集成电路是将第一半导体芯片、第二半导体芯片进行层叠后的三维集成电路，

所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，

所述第一半导体芯片与所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。

发明效果

根据本发明的三维集成电路，能够在通常的三维集成电路的制造中，通过追加在两个半导体芯片之间设置第二接地布线层或第二电源布线层的布线工序，从而在第一以及第二半导体芯片内，多于通常地形成由电源布线层和接地布线层组成的对而构成的去耦电容器。如此，能够通过在半导体芯片内部所形成的去耦电容器，来弥补电源电压的下降，而使提供给半导体芯片的电压稳定化。此外，在进行三维集成电路时，有时要对表面层进行再布线来利用，此时不仅相应地进行再布线，而且还具有能够形成去耦电容器的效果。

附图说明

图1是表示将2个芯片和封装基板进行层叠后的三维集成电路的剖面结构的剖视图。

图2是表示一个半导体芯片的剖面结构的剖视图。

图3(a)是表示具有电源环和条的电源布线层(M6)的布线结构的俯视图，图3(b)是表示电源环内的电源网格的结构的放大图。