[发明专利]芯片间存储器接口结构

说明书

基于35U.S.C.§119要求优先权

本专利申请要求享有于2012年6月1日递交的、名称为“INTER-CHIP MEMORY INTERFACE STRUCTURE”的临时申请No.61/654,156的优先权，该临时申请已经转让给本申请的受让人，故以引用方式将其明确地并入本文。

技术领域

概括地说，本发明涉及封装的集成电路，而更具体地说，涉及具有与存储芯片电气通信的逻辑芯片的堆叠封装的集成电路。

背景技术

中央处理单元(CPU)和存储芯片间接口对系统性能和功率而言是十分重要的。由于系统要求更高的性能，所以CPU和本地存储器之间的数据业务增加了，针对高数据带宽推高了芯片间接口的速度。然而，高速的芯片间接口常常遭受时钟抖动和时钟信号歪斜。

图1是堆叠的POP(堆叠封装)系统的简化剖视图，该系统包括被标记为102和104的两个存储芯片(管芯)和被标记为106的逻辑芯片(管芯)。逻辑芯片106包括CPU(未示出)，其中，存储芯片102和104是可用于CPU的存储层次结构的一部分。

存储芯片102和104被电气连接至逻辑芯片106。导线107将存储芯片电气连接至在封装基板108上的接触垫(未示出)，并且封装基板108中的通孔(未示出)提供至封装球110的电气连接。封装球110通过封装基板112上的互连(未示出)并通过封装球114来提供至逻辑芯片106的电气连接。

封装球116通过在封装基板112中通孔(未示出)被电气连接至封装球114，从而逻辑芯片106可以通过印刷电路板(未示出)被电气连接至其它的封装集成电路。

很多移动系统具有多条存储通道，其中，每个存储通道接口通常具有32比特的I/O(输入/输出)宽度。这一接口的物理实施方式是在堆叠的封装中跨越管芯进行分割。在抽象地表示图1的POP系统中的存储器与CPU的接口的图2中示出了这一分布式分割特征。

参照图2，被标记为202的平面表示存储芯片，而被标记为204的平面表示逻辑芯片。存储芯片202上的芯片间接口被分割成被标记为206和208的两个结构。这个芯片间接口包括用于例如时钟信号、指令信号、功率轨、地轨、地址信号、写数据信号和读数据信号的互连。

在逻辑芯片204上相应的芯片间接口以与在存储芯片上相同的方式被分割，并且通过被标记为210和212的两个结构来抽象。被标记为214的线路抽象地表示了结构206和结构210之间的互连，而被标记为216的线路抽象地表示了结构208和结构212之间的互连。相应地，线路214和216被称为互连。在图1的剖视图中，对应于互连214和互连216的组合的结构是导线107、封装基板108内的通孔、封装球110、封装基板112上的互连以及封装球114。

对芯片间接口进行物理分割的一个原因是因为由模垫和封装球的布置所施加的约束。功能单元218抽象地表示时钟源和用于驱动芯片间接口的驱动器集合。为了正确操作，由功能单元218表示的时钟源必须在芯片间接口的两个部分上保持相同的时钟相位，即使芯片间接口的这两个部分在物理上位于逻辑芯片204两端的附近。

由标记206、208、210、212、214和216表示的结构是构成用于将存储芯片202耦合至逻辑芯片204的芯片间接口的总电气长度的一部分。如图2中示出的在两个芯片上的这一单个接口的物理分布和分割是时钟信号抖动歪斜的部分原因，这限制了整体的系统频率和性能。

发明内容

本发明的示例性实施例是针对用于具有存储管芯和逻辑管芯的堆叠封装系统的系统和方法的，其中，存储管芯包括第一存储器和第二存储器，它们相互独立地操作，并且每个存储器都具有与逻辑管芯电气连接的芯片间接口。

在实施例中，堆叠封装系统包括第一管芯和第二管芯。第一管芯包括被配置到第一存储器和第二存储器中的多个存储单元。第二管芯包括：中央处理单元、耦合到中央处理单元的总线、耦合到总线的存储器管理单元、耦合到存储器管理单元用于向第一存储器提供第一时钟信号的第一时钟源以及耦合到存储器管理单元用于向第二存储器提供第二时钟信号的第二时钟源，其中，第一时钟源和第二时钟源是彼此独立的。