[发明专利]嵌入的基于SONOS的存储单元

说明书

本发明公开了嵌入的基于SONOS的存储单元。描述了包括嵌入的基于SONOS的非易失性存储（NVM）晶体管和MOS晶体管的多个存储单元及其形成方法。通常，该方法包括：在衬底上形成电介质叠层，电介质叠层包含衬底上的隧道电介质，和在隧道电介质上的电荷捕获层；图案化电介质叠层，以在衬底的第一区域中形成存储器件的NVM晶体管的栅极叠层，同时并发地从衬底的第二区域去除电介质叠层；以及进行基准CMOS工艺流程的栅极氧化处理，以热生长覆盖第二区域中的衬底的MOS晶体管的栅极氧化物，同时并发地生长覆盖电荷捕获层的阻挡氧化物。在一个实施方式中，通过植入铟来形成NVM晶体管的沟道。

相关申请的交叉引用

本申请根据美国专利法典第35条第119（e）款要求2013年2月26日提交的序列号为61/769,693的美国临时专利申请、以及2013年5月20日提交的序列号为61/825,196的美国临时专利申请的优先权的利益，这两个申请在此都以引用的方式被并入。

技术领域

本公开大致涉及半导体器件，并且更具体地涉及包含嵌入或整体形成的基于SONOS的非易失性存储（NVM）晶体管和金属氧化物半导体（MOS）晶体管的存储单元，以及制造这种存储单元的方法。

背景技术

对于比如片上系统的许多应用来说，人们希望将基于金属氧化物半导体（MOS）场效应晶体管和非易失性存储（NVM）晶体管的逻辑器件和接口电路集成在单个芯片或单个衬底上面。这种集成能够严重地影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常使用标准的或基准的互补金属氧化物半导体（CMOS）工艺流程进行制造，涉及导电、半导电、以及电介质材料的形成和图案化。对在这样的CMOS工艺流程中使用的这些材料的成分、处理试剂的成分和浓度、以及温度进行了严格的控制，以保证最终产生的MOS晶体管将能正常工作。

非易失性存储器件包括非易失性存储晶体管、基于硅-氧化物-氮-氧化物-半导体（silicon-oxide-nitride-oxide-semiconductor，SONOS）的晶体管，这些晶体管包括电荷捕获栅极叠层，在该电荷捕获栅极叠层中所储存或捕获的电荷改变非易失性存储晶体管的阈值电压以储存比如逻辑1或逻辑0的信息。电荷捕获栅极叠层形成涉及夹在两个电介质层或两个氧化物层之间的氮化物或氮氧化物的电荷捕获层的形成，这两个电介质层或两个氧化物层通常使用显著不同于基准的CMOS工艺流程的材料和工艺的材料和工艺进行制造，这些材料和工艺能有害地影响MOS晶体管的制造，或者受MOS晶体管制造的影响。特别是，通过改变电荷捕获层的厚度或成分，形成MOS晶体管的栅极氧化物或电介质能显著地降低之前形成的电荷捕获栅极叠层的性能。此外，这种集成能严重影响基准CMOS工艺流程，并且通常需要数目众多的掩模设置和处理步骤，这增加了制造这些器件的开销并且能够降低工作器件的产量。

附图说明

根据之后的详细说明，以及根据附图和上面提供的附属权利要求，本发明将被更全面地理解，其中的附图包括：

图1是用来制造存储单元的方法的实施方式的流程图，所述存储单元包括嵌入的基于硅-氧化物-氮-氧化物-半导体（SONOS）的非易失性存储（NVM）晶体管和金属氧化物半导体（MOS）晶体管；

图2A-2M是说明根据图1的方法制造存储单元的过程中的存储单元的一部分的剖视图的框图；

图2N是说明制作完成的包含根据图1和图2A-2M的方法制造的嵌入的基于SONOS的NVM晶体管和MOS晶体管的存储单元的剖视图的框图；

图3A和图3B是说明根据本公开的实施方式的包含铟沟道的NVM晶体管的阈值电压（V_T）一致性上的改善的图形；以及

图4A-4C是说明包含根据本公开的实施方式制造的嵌入的基于SONOS的NVM晶体管的存储器件的基本编写擦除特性和显示其在数据保持持久性上的改善的图形。

具体实施方式