[发明专利]一次编程存储器及其相关存储单元结构

说明书

技术领域

本发明涉及于一种存储器，且特别涉及具有鳍式场效晶体管(Fin FET)的一次编程存储器及其相关存储单元结构。

背景技术

众所周知，非易失性存储器在断电之后仍旧可以保存其资料内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将资料记录在非易失性存储器中。而根据编程的次数，非易失性存储器可进一步区分为多次编程存储器(multi-time programming memory，简称MTP存储器)，或者一次编程存储器(one time programming memory，简称OTP存储器)。

基本上，使用者可以对MTP存储器进行多次的储存资料修改。相反地，使用者仅可以编程一次OTP存储器。一旦OTP存储器编程完成之后，其储存资料将无法修改。

请参照图1A与图1B，其所示出为OTP存储器的存储单元及其等效电路示意图。图1A与图1B中包括二个存储单元110、120，每个存储单元110、120中具有二个晶体管，可称为2T存储单元。

如图图1A所示，利用浅沟槽隔离结构(STI)130将P型基板(P-sub)100区分为二个部分以定义出二个存储单元110、120的区域。于第一存储单元110中，二个N掺杂区域111、112之间的P型基板100表面上具有第一栅极结构113，其包括一栅极氧化层(gate oxide layer)、栅极层(gate layer)以及间隔件(spacer)。再者，N掺杂区域112与浅沟槽隔离结构(STI)130之间的P型基板100表面上具有第二栅极结构114。再者，N掺杂区域111连接至位元线BL0、第一栅极结构113连接至字元线WL0、第二栅极结构114连接至控制线CL0。

同理，于第二存储单元120中，二个N掺杂区域121、122之间的P型基板100表面上具有第一栅极结构123。再者，N掺杂区域122与浅沟槽隔离结构(STI)130之间的P型基板100表面上具有第二栅极结构124。再者，N掺杂区域121连接至位元线BL1、第一栅极结构123连接至字元线WL1、第二栅极结构124连接至控制线CL1。

如图1B所示，第一存储单元110中包括一开关晶体管T01以及一储存晶体管T00，开关晶体管T01栅极连接至字元线WL0，其第一漏/源端(drain/source terminal)连接至位元线BL0；储存晶体管T00栅极连接至控制线CL0，其第一漏/源端连接至开关晶体管T01的第二漏/源端，其第二漏/源端为浮接(floating)。

同理，第二存储单元120中包括一开关晶体管T11以及一储存晶体管T10，开关晶体管T11栅极连接至字元线WL1，其第一漏/源端连接至位元线BL1；储存晶体管T10栅极连接至控制线CL1，其第一漏/源端连接至开关晶体管T11的第二漏/源端，其第二漏/源端为浮接。

举例来说，于编程第一存储单元110时，提供0V至位元线BL0、3.3V至字元线WL0、6.5V至控制线CL0。则开关晶体管T01开启(turn on)，并造成储存晶体管T00的栅极氧化层被破坏，使得储存晶体管T00的栅极与第一漏/源端之间呈现短路的低电阻的特性。因此，第一存储单元110可视为一第一储存状态。

另外，于编程第二存储单元120时，提供0V至位元线BL1、3.3V至字元线WL1、0V至控制线CL1。则开关晶体管T11开启(turn on)，而储存晶体管T10的栅极氧化层不会被破坏，使得储存晶体管T10的栅极与第一漏/源端之间呈现开路的高电阻的特性。因此，第二存储单元120可视为一第二储存状态。

请参照图1C，其所示出为公知OTP存储器编程后的存储单元等效电路示意图。经由上述的方式编程后，第一存储单元110中的储存晶体管T00可等效为一电阻，其具有低电阻的特性，可视为第一储存状态。而第二存储单元120中的储存晶体管T10可等效为一电容，其具有高电阻的特性，可视为第二储存状态。

请参照图2A与图2B，其所示出为另一OTP存储器的存储单元及其等效电路示意图。图2A与图2B中包括二个存储单元210、220，每个存储单元210、220中具有一个晶体管，可称为1T存储单元。