[发明专利]半导体装置及其制造方法

说明书

本发明提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。第2芯片层叠在第1芯片的第1配线层侧。第2芯片包含：第2半导体层，具有与第1配线层对向的第2电路面、及第2电路面的相反侧的第2背面；第2配线层，设置在第2电路面并与第1芯片的第1配线层连接；及第2贯通电极，贯通第2半导体层而设置，并连接于第2配线层。第3芯片层叠在第2芯片的第2背面侧。第3芯片包含：第3半导体层，具有第3电路面、及与第2芯片对向的第3背面；第3配线层，设置在第3电路面；及第3贯通电极，贯通第3半导体层而设置，连接于第3配线层，并且利用凸块而连接于第2芯片的第2贯通电极。

[相关申请案]

本申请案享受以日本专利申请案2014-51238号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

在使用TSV(Through-Silicon Via，穿硅通孔)的结构中，芯片的层叠数越多则TSV的数量增加，从而导致TSV与硅基板之间的寄生电容增大。

发明内容

本发明的实施方式提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。

根据实施方式，半导体装置包括第1芯片、第2芯片、及第3芯片。所述第1芯片包含：第1半导体层，具有第1电路面、及所述第1电路面的相反侧的第1背面；第1配线层，设置在所述第1电路面；及第1贯通电极，贯通所述第1半导体层而设置，并连接于所述第1配线层。所述第2芯片层叠在所述第1芯片的所述第1配线层侧。所述第2芯片包含：第2半导体层，具有与所述第1配线层对向的第2电路面、及所述第2电路面的相反侧的第2背面；第2配线层，设置在所述第2电路面，并与所述第1芯片的所述第1配线层连接；及第2贯通电极，贯通所述第2半导体层而设置，并连接于所述第2配线层。所述第3芯片层叠在所述第2芯片的所述第2背面侧。所述第3芯片包含：第3半导体层，具有第3电路面、及位于所述第3电路面的相反侧且与所述第2芯片对向的第3背面；第3配线层，设置在所述第3电路面；及第3贯通电极，贯通所述第3半导体层而设置，连接于所述第3配线层，并且隔著凸块与所述第2芯片的所述第2贯通电极连接。

附图说明

图1(a)及(b)是实施方式的半导体装置的示意剖视图。

图2(a)及(b)是实施方式的半导体装置的示意剖视图。

图3(a)及(b)是实施方式的半导体装置的示意剖视图。

图4是表示实施方式的半导体装置的制造方法的示意剖视图。

图5是表示实施方式的半导体装置的制造方法的示意剖视图。

图6是表示实施方式的半导体装置的制造方法的示意剖视图。

图7是表示实施方式的半导体装置的制造方法的示意剖视图。

图8是表示实施方式的半导体装置的制造方法的示意剖视图。

图9是表示实施方式的半导体装置的制造方法的示意剖视图。

图10是表示实施方式的半导体装置中的多个芯片的连接关系的示意图。

图11是实施方式的半导体装置的示意剖视图。

具体实施方式

以下，参照附图，对实施方式进行说明。另外，各附图中，对相同要素标注相同符号。

图1(a)是实施方式的半导体装置的示意剖视图。