[实用新型]半导体测试结构

说明书

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种半导体测试结构。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，晶态随机存储器(SRAM，Static Random Access Memory)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。

在器件的特征尺寸(CD，Critical Dimension)进入深亚微米阶段后，在现有技术的SARM制程中，为了降低多晶硅(Poly)或者扩散层(Diffusion)的阻值，通常会通过硅和金属在多晶硅或者扩散层表面生成硅化金属化合物(Salicide)，从而降低电阻。

参考图1所示，在衬底上形成的规则排布的底层多晶硅1，之后在底层多晶硅1上制备上层多晶硅2，接着在四个底层多晶硅1围绕的中心区域上的顶层多晶硅2上形成金属互连电极3。为了减小接触电阻，在顶层多晶硅2上形成一金属硅化物，使得金属硅化物与金属互联电极3连接。然而，由于在形成金属硅化物时，四个底层多晶硅1围绕的中心区域相对于器件表面凹陷，使得金属硅化物难以在凹陷处生长，从而导致顶层多晶硅2与金属互连电极3接触不良。

实用新型内容

本实用新型的目的在于，提供一种半导体测试结构，可以监测金属属硅化物与多晶硅电极之间的接触。

为解决上述技术问题，本实用新型提供一种半导体测试结构，包括：

行间距设定为第一预定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所述第一多晶硅的相近的顶点围绕形成2N列的连接区域；

N列第二多晶硅，所述第二多晶硅位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n-1列与第2n列的所述连接区域；

2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区域；

N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n列与第2n+1列的所述连接塞；

其中，n＝1，2，……，N。

可选的，所述半导体测试结构还可以形成2M行2N+1列所述第一多晶硅，第2m-1行与第2m行的所述第一多晶硅形成有所述第二多晶硅、所述连接塞以及所述第一金属，第m行所述连接塞与第m+1行所述连接塞的相同顶端的所述连接塞通过第二金属相连，M行2N列的所述连接塞连接形成蛇形结构，其中，m＝1，2，……，M。

可选的，所述半导体测试结构首尾两端的所述连接塞分别通过第三金属连接第一焊垫和第二焊垫。

可选的，所述第二多晶硅表面形成有一钴硅合金层。

可选的，所述第一预定距离为0.13μm-0.19μm。

可选的，所述第二预定距离为0.10μm-0.12μm。

可选的，所述连接塞的侧壁与所述第二多晶硅的临近的一侧壁之间的距离小于等于0.04μm。

可选的，所述连接塞的横截面积小于0.16μm²。

可选的，所述第一多晶硅的厚度为

可选的，所述第二多晶硅的厚度为

与现有技术相比，本实用新型提供的半导体测试结构，包括：行间距设定为第一预定距离、列间距设定为第二预定距离的2行2N+1列规则排布的第一多晶硅，相邻的四个所述第一多晶硅的相近的顶点围绕形成2N列的连接区域；N列第二多晶硅，所述第二多晶硅位于所述第一多晶硅的上层，第n列所述第二多晶硅连接第2n-1列与第2n列的所述连接区域；2N列连接塞，所述连接塞位于所述第二多晶硅的上层，位于所述连接区域相对的区域；N-1列第一金属，所述第一金属位于所述连接塞的上层，第n列所述第一金属连接第2n列与第2n+1列的所述连接塞；其中，n＝1，2，……，N。本实用新型的半导体测试结构，可用于检测第二多晶硅与连接塞之间的接触。

附图说明

图1为现有技术中多晶硅与接触连接结构的俯视图；

图2为本实用新型第一实施例中所述第一多晶硅的示意图

图3为本实用新型第一实施例中半导体测试结构的示意图；

图4为本实用新型第一实施例中第二多晶硅、连接塞以及第一金属之间的连接结构示意图；

图5为本实用新型第一实施例中的部分所述半导体测试结构的俯视图；

图6为本实用新型第二实施例中半导体测试结构的示意图；。

具体实施方式