[发明专利]堆栈存储器

说明书

技术领域

本发明涉及一种不同基板的存储器装置相互堆积(stack)而电连接的技术。尤其，涉及各基板的存储器单元共有数据转储线，且各数据转储线相互电连接的结构。

背景技术

过去数十年，随着半导体技术的快速发展，半导体存储器单元的集成度大幅提高。对于DRAM(DynamicRandomAccessMemory)而言，在一个硅基板上集成的元件数量达到了数十个亿。增加的元件数量必然会导致功耗的增加，同时还会因寄生效应而导致操作速度下降。然而，半导体基板材料或者半导体封装材料的特性根本无法满足这样的功率增加趋势，因此电路设计人员通过降低从外部向集成电路供给的电源电压或者在集成电路内部设置低于外部电源电压的内部电源电压来进行应对。低的内部电源电压使电路的电压摆幅低，从而能够大幅降低动态电流消耗(dynamiccurrentconsumption)，这对于驱动长数据线的电路来说是特别有效。如数学式1所示，导线的动态电流消耗I_L与施加于导线的电压变化率dV/dt和导线电容性负载C_L的乘积成正比。

数学式1

IL=CLdVdt]]>

即使半导体存储装置的集成度提高，也无法减少因由金属或者多晶硅制成的导线长度增加而伴随的寄生组件，例如，寄生电阻或者寄生电容性负载(capacitiveload)。例如，集成度从1GbDRAM提高到4GbDRAM时，导线长度也随之增加4倍，从理论上讲寄生组件也随之增加4倍。当然，由于半导体制造技术越来越精细化，寄生组件实际上不会增加到理论上的倍数。即便这样，当线宽变细时每个单位长度的寄生电容将减少，但是每个单位长度的寄生电阻反而会增加，因此，依赖于R和C的乘积的时间常数的信号的总响应时间会随着集成度的增加而增加。

由此，操作速度的下降和功耗的增加现象在半导体存储装置上表现得尤其严重，这在最近出现的将多个基板堆积成三维的技术中也表现得比较明显。下面，对于这方面的问题进行更为具体的说明。

半导体存储装置中存储二进制信息的存储器单元向行(row)和列(column)方向阵列(array)，每当集成度增加时二进制信息进出存储器单元的路径的寄生电阻和寄生电容会快速增加。

图1a示出现有技术中的多种基板通过键合引线的键合来相互连接并封装的堆积结构。通过举这个例子说明存在的问题。图1a示出在由多个半导体基板形成的层的多层封装100中各半导体基板101、103、105通过键合引线的键合来相互连接的剖视图。如果各个半导体基板为半导体存储装置的情况下，具有如图2所示的形状的模块。

图2是假设存储二进制信息的存储器单元向行和列方向阵列而形成一个矩阵MAT_0～MAT_31，且32个矩阵又形成一个大的组111～114的图。当然，图2只不过是在半导体存储装置内部各个矩阵排列的一个例子。如果更详细地示出一个矩阵，则会是图3所示的结构。

各存储器单元(MC)向行和列方向阵列而形成矩阵，在列方向上位线共同地连接于存储器单元，并读写二进制信息。向存储器单元写入二进制信息的路径大致为：通过连接在半导体基板外部的针(pin)或者封装(package)，按照输入输出电路(IO电路)-全局数据线-本地数据线-位线-存储器单元的顺序进行。读取路径与写入路径的顺序相反。

如果将沿着读取和写入路径存在的寄生组件等效地简略表示，则如图4所示一样。