[发明专利]阵列基板、显示面板、显示装置以及阵列基板的制作方法

说明书

技术领域

本公开涉及显示技术领域，具体地涉及一种阵列基板、显示面板、显示装置以及阵列基板的制作方法。

背景技术

目前在各种薄膜晶体管-液晶显示装置(thinfilmtransistor–liquidcrystaldisplayTFT-LCD)产品中，数据线需要采用双数据线设计以提高信号输出频率。如图1所示，液晶显示装置的显示面板包括阵列基板1'。阵列基板1'包括在衬底基板(未图示)上相互交叉并且限定多个亚像素单元30'的栅线20'和数据线。每个亚像素单元30'内形成有薄膜晶体管40'和像素电极50'。薄膜晶体管40'包括栅电极40a'、源电极40b'和漏电极40c'。数据线包括并排设置在每两列相邻亚像素单元50'之间的第一数据线61'和第二数据线62'。如所示，第一数据线61'和第二数据线62'与薄膜晶体管40'的源电极40b'和漏电极40c'同层设置。并排设置的第一数据线61'和第二数据线62'之间容易出现双数据线间短路(DDS)。特别是当第一数据线61'和第二数据线62'之间的间距过小时，DDS问题更加严重，这会导致产品良率急剧下降。

因此，本领域中存在对防止DDS的显示面板的需求。

发明内容

本公开的目的在于减轻或解决前文所提到的问题的一个或多个。具体而言，本公开的阵列基板、显示面板、显示装置以及阵列基板的制作方法将至少部分的第一数据线和相邻的第二数据线设置在不同层上，在不增加图案化工艺的情况下解决了DDS问题。

在第一方面，提供了一种阵列基板，其包括在衬底基板上相互绝缘并且交叉以限定多个亚像素单元的栅线和数据线，每个亚像素单元内形成有薄膜晶体管和像素电极，所述数据线包括并排设置在每两列相邻亚像素单元之间的第一数据线和第二数据线，其中在每两列相邻亚像素单元中，奇数行亚像素单元连接第一数据线，且偶数行亚像素单元连接第二数据线，其中在每两个相邻亚像素单元之间，至少部分的所述第一数据线和相邻的所述第二数据线不同层设置。

根据此实施例，至少部分的第一数据线和相邻的第二数据线设置在不同层上。藉此，可以有效地防止DDS，从而提高产品良率；可以显著地消除并排设置的双数据线之间的串扰，从而改善产品显示质量；并且可以实现双数据线之间的小间距设计，提高阵列基板的开口率和布线密度。

在优选实施例中，所述第一数据线可以包括交替设置的多个第一节段和第二节段，每个所述第一节段和每个所述第二节段与所述薄膜晶体管的栅电极同层设置，并且每个所述第一节段和毗邻的第二节段通过第一电连接件相互电连接；以及

所述第二数据线与所述薄膜晶体管的源/漏电极同层设置。

根据此实施例，第一数据线分段设置，第一数据线的各个第一节段和第二节段与栅电极同层设置，并且每个第一节段和毗邻的第二节段之间通过第一电连接件相互电连接。第二数据线为常规数据线，即，与源/漏电极同层设置并且连续的数据线。藉此，第一数据线的各个第一节段和第二节段与第二数据线设置在不同层上，从而有效地防止并排设置的双数据线之间的短路和串扰。

在优选实施例中，所述第一数据线的每个所述第一节段在其沿所述第一数据线的延伸方向的两个端部可以设置有贯穿所述薄膜晶体管的栅极绝缘层和钝化层的第一过孔；

所述第一数据线的每个所述第二节段在其沿所述第一数据线的延伸方向的两个端部可以设置有贯穿所述栅极绝缘层和所述钝化层的第二过孔；

所述薄膜晶体管的源/漏电极上方可以设置有贯穿所述钝化层的第三过孔；以及

所述第一电连接件可以通过所述第一过孔、所述第二过孔和所述第三过孔，电连接所述源/漏电极、所述第一数据线的每个第一节段以及与所述第一节段毗邻的第二节段。

根据此实施例，第一电连接件通过第一数据线的第一节段和第二节段的毗邻的第一过孔和第二过孔以及相应的源/漏电极上方的第三过孔，将第一数据线的第一节段和毗邻的第二节段同时电连接到相应薄膜晶体管的源/漏电极，由此形成完整的第一数据线。第一过孔、第二过孔和第三过孔可以在同一图案化工艺中形成，有利于简化工艺步骤。备选地，薄膜晶体管中钝化层上方还可以设置有平坦化层。这种情况下，第一过孔、第二过孔和第三过孔相应地还贯穿所述平坦化层。

在优选实施例中，所述第一数据线可以包括交替设置的多个第一节段和第二节段，所述第一节段与所述薄膜晶体管的源/漏电极同层设置，所述第二节段与所述薄膜晶体管的栅电极同层设置，并且每个所述第一节段和毗邻的第二节段通过第二电连接件相互电连接。