[发明专利]一种基于分级位线结构的SRAM半选干扰消除结构

权利要求书

1.一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，包括存储阵列；所述存储阵列为分级位线结构，将每列单元划分成若干个子模块；存储阵列中的存储单元采用8T-SRAM结构，具有单独的读支路；子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col<i>控制各地线控制开关的导通状态；

子模块中还包括有局部灵敏放大器LSA；局部灵敏放大器LSA的正/反输出端通过两个输出缓冲器连接子模块的局部位线，局部灵敏放大器LSA的正/反输入端通过两个传输门连接全局位线；

输出缓冲器包括反相器链、末级反相器、预充P管、控制开关和PC²MOS反相器；预充P管连接反相器链的输入端，反相器链的输出端连接末级反相器的输入端和PC²MOS反相器的输入端，末级反相器的输出端通过控制开关连接局部位线，PC²MOS反相器的输出端连接局部位线；控制开关由读写控制信号WEN控制，WEN为高电平时，SRAM进入写操作；预充P管的局部灵敏放大器的使能信号为LsEN，LsEN受列选信号和写字线信号共同控制，对于非选中列，LsEN始终保持低电平；PC²MOS反相器的控制信号CTL由列选信号Col<i>生成，存储列非选中时，CTL为高电平。

2.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，读操作时：对于非选中列，列选信号Col<i>为低电平，尽管存储单元处于激活态，其读支路地线因地线控制开关的关断而进入悬浮态，位线无法放电，短路放电路径被完全切断，整个读周期内不会因半选干扰而产生静态功耗。

3.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，子模块的存储单元的个数为8-64。

4.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，SRAM写操作时，对于非选中列单元，其所在子模块中，控制信号LsEN和CTL分别保持低电平和高电平，随着使能信号WEN跳变为高电平，输出缓冲器两路预充通路均断开，局部位线实质处于悬浮态，短路静态放电路径被消除；对于选中列单元，CTL为低电平，写操作时，信号WEN和LsEN均跳变为高电平，预充截止，数据通过PC²MOS反相器传递至局部位线。

5.根据权利要求1至4中任一项所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，还包括：

行/列译码器：对行/列地址信号进行译码；

时序电路1：结构与实际存储列完全相同，用于模拟位线的充放电过程；

时序电路2：根据时序电路1中虚拟位线的充放电情况，产生字线控制信号，从而在位线电平低于参考电平时关断字线，节省功耗；

时序电路3：根据时序电路2中控制信号和行译码器的输出结果，生成最终供实际阵列使用的字线信号；

预充电路：用于确保未选中列位线预充至高电平；

读写辅助电路：由数据传输模块和灵敏放大器组成，写操作时，将输入数据传输至选中列位线，而读操作时，则将位线数据传输至灵敏放大器，以读出数据，灵敏放大器控制信号sEN由时序电路2给出。