[发明专利]一种基于分级位线结构的SRAM半选干扰消除结构

说明书

本发明公开一种基于分级位线结构的SRAM半选干扰消除结构，包括存储阵列；所述存储阵列为分级位线结构；存储阵列中的存储单元具有单独的读操作支路；存储阵列中的每一列划分为若干个子模块。本发明采用虚拟地线控制，将子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col<i>控制各地线控制开关的导通状态，切断了读操作时未选中列单元其位线放电通路，从而完全消除了由于半选干扰而导致的静态功耗消耗；而通过局部位线悬浮技术的采用，则在写操作时迫使未选中列局部位线浮空，从而消除了短路放电路径，并且有效地减小了局部位线对半选单元的干扰，使得单元鲁棒性提升，噪声容限增大。

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种SRAM(Static RandomAccess Memory，静态随机访问存储器)半选干扰消除结构。

背景技术

随着科技的发展和生活方式的转变，人们对于植入式生物芯片以及可穿戴装置等在内的健康辅助设备的需求越来越高。这些设备大都由电池供电，为延长其使用寿命，要求内部存储器SRAM能够以较低的功耗运行。但是，由于存储阵列多采用交织准则排布，SRAM工作时会产生严重的半选干扰问题。如图1所示，读写操作时，未选中单元受位线预充电平干扰，存储节点Q电压抬升，不仅导致了严重的短路功耗消耗，也使得单元鲁棒性大幅降低，数据难以正常维持。针对此，科研人员从不同角度进行研究，以试图解决这一问题。

在文献“Fujiwara H,Yabuuchi M,Morimoto M,et al.A 20nm 0.6 V 2.1μW/MHz128kb SRAM with no half select issue by interleave wordline and hierarchicalbitline scheme[C]//VLSI Circuits(VLSIC),2013 Symposium on.IEEE,2013:C118-C119.”中，作者通过不同的译码电路来控制不同字单元的读写，从而使得未选中的字单元读写时其存取管完全关断，以达到消除半选干扰的目的，但若列数较多，一行中存在多个字时，则所需的译码及字线驱动电路将会十分庞大，由此将会带来严重的面积和功耗开销。

而文献“Honda K,Miyaji K,Tanakamaru S,et al.Elimination of half selectdisturb in 8T-SRAM by local injected electron asymmetric pass gate transistor[C]//Custom Integrated Circuits Conference(CICC),2010 IEEE.IEEE,2010:1-4.”中，作者通过局部电子注入技术，以人工修调的方式增加存储单元中写传输管的阈值电压，从而减小了工作时SRAM的半选静态电流，半选干扰对电路功耗和鲁棒性的影响得以降低。但是由于传输管阈值增加，器件的读写速度都受影响，若修调技术准确度控制不好的话，很有可能造成读写失败。而且，文章也仅针对写操作时的半选问题进行了优化，并未涉及读半选问题。

如上所述，尽管研究人员从不同角度提出了多种新颖的解决方案，但大都不理想，半选问题仍然悬而未决，至今仍严重影响着SRAM电路的功耗和鲁棒性。

发明内容

本发明的目的在于提供一种基于分级位线结构的SRAM半选干扰消除结构，以解决上述技术问题。本发明在分级位线结构的基础上，通过局部位线悬浮以及虚拟地线控制技术的结合，不仅大幅提升了SRAM的鲁棒性，也显著减小了由于半选干扰而导致的系统功耗的消耗。

为了实现上述目的，本发明采用如下技术方案：