[实用新型]总线型运动控制器有效
| 申请号： | 201520083570.1 | 申请日： | 2015-02-05 |
| 公开（公告）号： | CN204480008U | 公开（公告）日： | 2015-07-15 |
| 发明（设计）人： | 耿庆华;马争先;陈佳溪;边慧杰 | 申请（专利权）人： | 珠海格力电器股份有限公司 |
| 主分类号： | G05B19/414 | 分类号： | G05B19/414 |
| 代理公司： | 广州华进联合专利商标代理有限公司 44224 | 代理人： | 郑小粤;李双皓 |
| 地址： | 519070*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 线型 运动 控制器 | ||
1.一种总线型运动控制器，其特征在于，包括FPGA模块(110)、DSP模块(120)和以太网模块(130)；
所述FPGA模块(110)电连接在所述DSP模块(120)和所述以太网模块(130)之间，与所述DSP模块(120)进行数据交互；
所述FPGA模块(110)通过所述以太网模块(130)，采用TCP/IP协议与上位机通信，接收并传输所述上位机发送的数据至所述DSP模块(120)；
所述DSP模块(120)根据所述数据和运动控制功能库进行分析计算，获取并反馈控制命令至所述FPGA模块(110)；
所述FPGA模块(110)通过所述以太网模块(130)，采用POWERLINK协议与伺服驱动器通信，传输所述控制命令至所述伺服驱动器。
2.根据权利要求1所述的总线型运动控制器，其特征在于，所述FPGA模块(110)的型号为EP4CE30；所述DSP模块(120)的型号为ADSP21489。
3.根据权利要求1所述的总线型运动控制器，其特征在于，还包括第一存储模块(140)和第一缓存模块(150)；
所述第一存储模块(140)和所述第一缓存模块(150)均与所述FPGA模块(110)通信连接；
所述第一存储模块(140)，用于存储所述FPGA模块(110)执行的应用程序；
所述第一缓存模块(150)，用于缓存所述FPGA模块(110)接收到的所述数据。
4.根据权利要求1所述的总线型运动控制器，其特征在于，还包括第二存储模块(160)和第二缓存模块(170)；
所述第二存储模块(160)和第二缓存模块(170)均与所述DSP模块(120)通信连接；
所述第二存储模块(160)用于存储所述运动控制功能库；
所述第二缓存模块(170)，用于存储所述DSP模块(120)接收到的所述数据。
5.根据权利要求3所述的总线型运动控制器，其特征在于，所述第一存储模块(140)为第一FLASH芯片；所述第一缓存模块(150)为DDR2芯片。
6.根据权利要求4所述的总线型运动控制器，其特征在于，所述第二存储模块(160)为第二FLASH芯片；所述第二缓存模块(170)为SDRAM芯片。
7.根据权利要求1所述的总线型运动控制器，其特征在于，所述以太网模块(130)包括第一以太网单元(131)和第二以太网单元(132)；
所述第一以太网单元(131)电连接在所述FPGA模块(110)与所述上位机之间；
所述第二以太网单元(132)电连接在所述FPGA模块(110)与所述伺服驱动器之间。
8.根据权利要求4所述的总线型运动控制器，其特征在于，所述FPGA模块(110)、所述第二存储模块(160)和所述第二缓存模块(170)均通过所述DSP模块(120)外设的AMI接口与所述DSP模块(120)通讯连接。
9.根据权利要求1所述的总线型运动控制器，其特征在于，所述DSP模块(120)外设有高速串口接口(121)和串口接口(122)；
所述DSP模块(120)与所述FPGA模块(110)通过所述高速串口接口(121)和串口接口(122)进行数据交互。
10.根据权利要求9所述的总线型运动控制器，其特征在于，所述DSP模块(120)还外设有定时器接口(123)和状态指示接口(124)；
所述定时器接口(123)和所述状态指示接口(124)均与所述FPGA模块(110)电连接。
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