[发明专利]半导体器件及扫描测试方法

说明书

本发明的半导体器件(9)具备：FIFO(91)；测试数据写入电路(92)，其与第一时钟信号(910)同步地将多个测试数据依次写入FIFO(91)；测试控制电路(93)，其与测试数据写入电路(92)将多个测试数据向FIFO(91)的写入并行地，与第二时钟信号(920)同步地实施依次读出在FIFO(91)中保存的多个测试数据的被测试电路(94)的扫描测试，其中，第二时钟信号(920)与第一时钟信号(910)不同步。

技术领域

本发明涉及半导体器件及扫描测试方法，特别是涉及具有与不同的时钟信号同步地动作的电路的半导体器件。

背景技术

半导体器件的测试通常使用扫描测试。可执行扫描测试的半导体器件具有由移位寄存器构成的扫描链。该移位寄存器连接有构成逻辑的触发器。而且，通过从该扫描链的第一级的触发器输入测试数据，来进行扫描测试。

通常，为了缩短扫描测试所耗费的时间而将扫描链分割成多个条。各扫描链分别具有用于取得测试数据的输入、和用于取出测试结果的输出。通过从扫描链的最后一级的触发器依次取出并与期待值对照，来判定扫描测试的测试结果。

从上述动作可知，扫描测试在性质上必须与一定速度的时钟同步地同时对多个扫描链供给多个测试数据。另外，扫描测试在性质上必须与一定速度的时钟同步地分别对各扫描链连续性地供给多个测试数据。在此所说的“与时钟同步”是指，相对于使扫描链(2010)进行扫描移位动作的时钟的一个循环，在不发生违反建立时间及违反保持时间的情况下，将测试数据传递至下一级的触发器。在测试数据对多个扫描链的供给不满足上述条件的情况下，无法对所有触发器供给准确的测试数据，也无法稳定地取出准确的测试结果。

但是，在含有实施上述这种扫描测试的电路的运行时间测试机构中，有时很难进行定时设计。作为很难进行定时设计的情况，有如下的情况：在CPU(Central ProcessingUnit：中央处理单元)的核心位于DVFS(Dynamic Vo1tage and Frequency Sca1ing：动态电压频率调整)区域(电压频率变动区域)，另一方面，控制运行时间测试的电路在CONST区域(电压频率无变动的区域)的情况下，无法进行STA(Static Timing Ana1ysis：静态定时分析)(条件太过复杂而实质上不可能的情况)。

在此，通过放宽与传送定时相关的限制(即降低电路的处理速度)使其具有充份的定时裕度，可能会避免上述问题。然而，如此一来，就无法满足与运行时间测试的执行时间(FTTI：容错时间间隔)相关的要求事项(例如，在10毫秒以内完成运行时间测试)。

针对在构成扫描链的多个触发器中没有实现时钟的同步设计的问题，在专利文献1中，通过在时钟的定时具有差异的触发器间的传送路径中插入延时电路，来避免违反保持时间。另外，在专利文献2中，通过在第一时钟区域和第二时钟区域之间的扫描单元插入锁存器，来避免违反保持时间。

如上所述，在专利文献1及专利文献2中，公开了多个时钟彼此不同步，在各自的时钟的传播产生偏差，以致无法保障保持时间的情况的解决方法。但是，在专利文献1及专利文献2所公开的技术中，存在以下问题：即使能够避免违反保持时间，也无法避免违反建立时间。即，存在无法不发生违反定时地实施扫描测试的问题。

另外，针对没有进行时钟的同步设计的问题，在专利文献3中，与低速的扫描时钟同步地将所有扫描输入数据蓄积于FIFO(First In First Out：先入先出队列)后，再将与高速的系统时钟同步地蓄积于FIFO的扫描输入数据提供给内部电路区块。但是，在专利文献3所公开的技术中，存在以下问题：由于在以低速的扫描时钟将所有扫描输入数据加载后才能实施扫描测试，所以扫描测试所耗费的时间变大。

现有技术文献

专利文献

专利文献1：日本特开2000－321331号公报

专利文献2：日本特开2008－530549号公报