[发明专利]一种GOA单元及其驱动方法、GOA电路、显示装置

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板行驱动(英文：Gate driver On Array，简称：GOA)单元及其驱动方法、GOA电路、显示装置

背景技术

随着电子技术的发展，GOA电路越来越广泛的应用于显示设备，提高GOA电路的输出信号的可靠性变得越来越重要。

目前普遍采用一对周期相等、相位相反的时钟信号CLK和CLKB分别进行GOA单元的输出和输出控制。具体的，参照图1所示，当PU点高电平且CLK高电平时，GOA单元输出CLK的时钟信号，当CLKB高电平且PU低电平时，PD点电压被拉高，T9、T10导通，PU点通过T9连接VSS，Output通过T10连接VSS。即当PU低电平且CLKB高电平时，CLKB能够拉高PD点电压，进而通过导通T9、T10分别对PU点和Output进行放电，降低Output的输出噪声。而Output的输出噪声主要是在CLK的输出电压的变化时产生的，且由于CLKB与CLK周期相等、相位相反，所以CLKB无法降低CLK的电压变化时产生的输出噪声，尤其当T12沟道较大时，Output的输出噪声很大，输出信号的可靠性低，极容易发生多行输出，导致显示设备黑屏。

发明内容

本发明的实施例提供一种GOA单元及其驱动方法、GOA电路、显示装置，用于降低或消除GOA单元的输出噪声。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种GOA单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块；

所述输入模块连接输入信号端和第一节点，用于在所述输入信号端的输入信号的控制下将所述第一节点的电压与所述输入信号端的电压拉齐；

所述第一控制模块连接所述第一节点、第一电平端、第二节点、第一时钟信号端和第二时钟信号端，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第一电平端或所述第一时钟信号端或所述第二时钟信号端的电压拉齐；

所述第二控制模块连接第三时钟信号端、输出信号端和所述第一电平端，用于在所述第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一电平端的电压拉齐；

所述第三控制模块连接所述第一节点、所述第二节点、所述第一电平端和所述输出信号端，用于在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述复位模块连接所述第一电平端、所述第一节点、所述输出信号端和复位信号端，用于在所述复位信号端的复位信号的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述输出模块连接第四时钟信号端、所述输出信号端和所述第一节点，用于在所述第一节点的电压的控制下将所述第四时钟信号端的第四时钟信号在所述输出信号端输出；

储能模块连接所述第一节点和所述输出信号端，用于存储所述第一节点的电压，以及使所述第一节点的电压与所述输出信号端的电压发生等电压变化。

可选的，所述输入模块包括：第一晶体管；

所述第一晶体管的第一端连接所述输入信号端，所述第一晶体管的第二端连接所述第一节点，所述第一晶体管的栅极连接所述输入信号端。

可选的，所述第一控制模块包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第二晶体管的第一端连接所述第一时钟信号端，所述第二晶体管的第二端连接所述第三晶体管的栅极，所述第二晶体管的栅极连接所述第一时钟信号端；

所述第三晶体管的第一端连接所述第一时钟信号端，所述第三晶体管的第二端连接所述第二节点，所述第三晶体管的栅极连接所述第四晶体管的第一端；

所述第四晶体管的第一端连接所述第五晶体管的第二端，所述第四晶体管的第二端连接所述第一电平端，所述第四晶体管的栅极连接所述第一节点；

所述第五晶体管的第一端连接所述第二时钟信号端，所述第五晶体管的第二端连接所述第六晶体管的栅极，所述第五晶体管的栅极连接所述第二时钟信号端；

所述第六晶体管的第一端连接所述第二时钟信号端，所述第六晶体管的第二端连接所述第二节点；

所述第七晶体管的第一端连接所述第二节点，所述第七晶体管的第二端连接所述第一电平端；所述第七晶体管的栅极连接所述第一节点。

可选的，所述第二控制模块包括：第八晶体管；