[发明专利]一种异构多核芯片的多级低功耗管理单元及其方法

说明书

本发明公开了一种异构多核芯片的多级低功耗管理单元，所述异构多核芯片包括1个主系统和n个子系统，主系统和每个子系统中均有一个功耗管理单元，主系统中有m个IP。本发明主要针对多核异构处理器低功耗控制，提出了一种便捷、有效的控制模块和方法。

技术领域

本发明属于多核芯片领域，具体是一种异构多核芯片的多级低功耗管理单元及其方法。

背景技术

随着集成电路设计水平和制造工艺的提高，芯片性能、集成度也越来越高，很多新片使用了多核心来增加性能，这使得芯片功耗大大增加。为了控制芯片功耗，许多芯片采用了大小核的设计，性能优先的情况下使用大核心或同时使用大小核心进行工作，在低功耗模式下仅仅使用小核心以降低功耗。同时，还可以通过降低时钟频率，来降低芯片功耗。

多核片上系统的每个核心的作用是不同的，不一定同时都处在工作状态，利用芯片的这种特性，可以进行功耗管理。如图1所示，现有的方案中，当处理器A不工作时，通知核处理器B，核处理器B 操作寄存器关闭核处理器B 的时钟，而当核处理器B 需要转为不工作状态时，通过SPI 口写寄存器关闭外部晶振。这样的操作方式增加了额外的功耗，随着核处理器的增多，软件的操作方式使得核间通信机制复杂，芯片总线设计复杂，并且在唤醒处理器A时，必须先要先从外部开启晶振，唤醒核处理器B，有许多限制条件，使用不便利，并且无法单独关闭各个IP的时钟和电源。

发明内容

为了解决现有技术中存在的上述技术问题，本发明主要针对多核异构处理器低功耗控制，提出了一种便捷、有效的控制模块和方法。具体技术方案如下：

一种异构多核芯片的多级低功耗管理单元，所述异构多核芯片包括1个主系统和n个子系统，主系统和每个子系统中均有一个功耗管理单元，主系统中有m个IP。

进一步的，所述主系统的功耗管理单元中包含一个时钟管理单元、n+m+1个门控时钟模块，m个电源管理模块。

进一步的，所述时钟管理单元用于提供时钟开关使能信号、电源开关使能信号、调节时钟频率、接收唤醒信号。

进一步的，所述门控时钟模块根据时钟管理单元提供的时钟开关使能信号，开启或关闭输出的时钟。

本发明还提供了一种使用上述异构多核芯片的多级低功耗单元的多级低功耗管理方法，所述主系统的功耗管理单元控制各个IP的时钟与电源关断，具体为：CPU0告知时钟管理单元，需要关闭某个IP的时钟与电源，控制器等待IP进入IDLE状态后，关闭其时钟与电源。

进一步的，所述主系统的功耗管理单元控制各个子系统的时钟关断，具体为：CPU0告知时钟管理单元，需要关闭某个子系统的时钟，控制器等待子系统进入IDLE状态后，关闭其时钟。

进一步的，控制主系统的功耗管理单元，关闭CPU0的时钟，具体为：CPU0告知时钟管理单元需要关闭自己的时钟，然后CPU0自己进入STOP模式，控制器检测到CPU0进入STOP模式后，关闭其时钟。

进一步的，CPU0由外部中断唤醒或控制器自带的计时器唤醒。

进一步的，每个子系统的功耗管理单元也可以控制各个IP的时钟与电源关断、以及关闭自身CPU的时钟；CPU0 可通过配置时钟管理单元，调整子系统和CPU0自身的时钟频率，在对性能要求较高的应用下，使用较高的时钟频率，在对性能要求不高时降低时钟频率。

附图说明

图1是现有技术中功耗管理方式图；

图2是本发明的异构多核处理器功耗控制模块图；

图3是关闭IP信号时序图；

图4是开启IP信号时序图；

图5是关闭CPU信号时序图；