[实用新型]一种半导体电容结构

说明书

技术领域

本实用新型涉及一种半导体结构，具体地涉及一种MIM电容结构。

背景技术

III-V族化合物，是元素周期表中III族的B，Al，Ga，In和V族的N，P，As，Sb形成的化合物，主要包括镓化砷(GaAs)、磷化铟(InP)和氮化镓等。III-V族化合物的表示式为A(III)B(V)，如BN，BP，BAs，BSb，AlN，AlP，AlAs，AlSb，GaN，GaP，GaAs，GaSb，InAs，InN，InP和InSb。GaAs材料的n型半导体中，电子移动率((mn～8500)远大于Si的电子移动率((mn～1450)，因此运动速度快，在高速数字集成电路上的应用，比Si半导体优越。

金属-绝缘体-金属(MIM，metalinsulatormetal)电容是半导体领域中，亚微米级半导体领域所被普遍采用的固定电容元件。但现有的MIM电容由于工艺和材料所限，其所占的面积非常大，使整个电路面积大，成本高。

实用新型内容

本实用新型的目的在于提供一种半导体电容结构，以解决现有技术中存在的上述问题。

本实用新型提供的技术方案如下：

一种半导体电容结构，包括基板(1)，基板(1)上设有沟槽(10)；基板上表面覆盖下电极板(2)，下电极板(2)上表面覆盖电介质层(3)，电介质层(3)的上表面覆盖上电极板(4)，其特征在于：所述的沟槽(10)长度为100-400微米，宽度为5-20微米，深度为1-10微米；沟槽彼此间隔1-10微米。

在本实用新型中，基板(1)为ⅢV族化合物制成的基板。优选为GaAs基板。

在本实用新型的一优选实施例中，沟槽共9个。

在本实用新型的一优选实施例中，下电极板(2)为四层金属结构，由下至上依次是Ti层/Pt层/Au层/Ti层。

在本实用新型的一优选实施例中，四层金属的厚度分别为Ti层200-400微米/Pt层300-500微米/Au层8000-1200微米/Ti层20-40微米。

在本实用新型的一优选实施例中，电介质层(3)为SiN层或SiON层。

在本实用新型的一优选实施例中，电介质层(3)厚度为800-1200A。

在本实用新型的一优选实施例中，上电极板(4)为四层金属结构，由下至上依次是Ti层/Pt层/Au层/Ti层。

在本实用新型的一优选实施例中，四层金属的厚度分别为Ti层200-400微米/Pt层300-500微米/Au层15000-25000微米/Ti层20-40微米。

由上述描述可知，本实用新型提供了一种半导体电容结构，由于沟槽(10)长度为100-400微米，宽度为5-20微米，深度为1-10微米，其MIM面积显著缩小。这样，整体电路的面积也显著缩小，减少成本，增加企业利润。

附图说明

图1为本实用新型的基底结构示意图；

图2为本实用新型的基底+下电极板的结构示意图；

图3为本实用新型基底+下电极板+电介质层的结构示意图；

图4为本实用新型基底+下电极板+电介质层+上电极板的结构示意图。

图中，1-基板10-沟槽2-下电极板3-电介质层4-上电极板

具体实施方式

本实用新型的具体实施例，参照图1至图4，一种ⅢV族半导体电容结构，它包括基板1，基板1上设有沟槽10。在本实施例中，基板1材料为GaAs，在其它实施例中，基板可以为其它ⅢV族化合物材料板。在本实施例中，沟槽10的长度为200微米，宽度为10微米，深度为5微米。沟槽共9个，彼此间隔10微米。沟槽10可用RIE(反应离子刻蚀)或ICP(电感耦合等离子体)方法刻蚀而得。

基板上表面(包括沟槽)覆盖下电极板2，该下电极板2为四层金属结构，由下至上依次是Ti层/Pt层/Au层/Ti层，四层金属的厚度分别为300微米/400微米/10000微米/30微米。这四层金属可通过蒸镀或溅镀的方式沉积得到。

下电极板2上表面覆盖电介质层3，电介质层3为SiN或SiON，其厚度为1000A。电介质层3可用PECVD方式沉积。

电介质层3的上表面覆盖上电极板4，该上电极板4为四层金属结构，由下至上依次是Ti层/Pt层/Au层/Ti层，四层金属的厚度分别为300微米/400微米/20000微米/30微米。这四层金属可通过蒸镀或溅镀的方式沉积得到。

上述仅为本实用新型的一个具体实施例，但本实用新型的设计构思并不局限于此，凡利用此构思对本实用新型进行非实质性的改动，均应属于侵犯本实用新型保护范围的行为。