[发明专利]三维集成电路封装及其制造方法

说明书

本发明公开了一种三维集成电路(three dimensional integrated circuit；3DIC)封装及其制造方法，三维集成电路封装包含重分布层、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。半导体晶片垂直地及顺序地堆叠在第一表面上。电性凸块设置于第二表面并通过重分布层电性连接半导体晶片。三维集成电路能有效减少三维集成电路封装的外观造型规格(form factor)。

技术领域

本发明是关于一种三维集成电路封装，以及一种制造三维集成电路封装的方法。

背景技术

半导体工业持续通过不断减小最小的特征尺寸，以容许在同一范围内设置更多的零件，从而改进不同电子零件(例如晶体管、二极管、电阻、电容等)的集成密度。在一些应用中，这些较小的电子零件也需要较小的半导体晶片，而这些较小的半导体晶片比过去的半导体晶片占用更小的面积。

再者，以堆叠半导体晶片所形成的封装，其整体的厚度亦为业界所关注的要点。

发明内容

本发明的一目的在于提供一种三维集成电路(three dimensional integratedcircuit；3DIC)封装，其能有效减少三维集成电路封装的外观造型规格(form factor)。

根据本发明的一实施方式，一种三维集成电路封装包含重分布层、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。半导体晶片垂直地及顺序地堆叠在第一表面上。电性凸块设置于第二表面并通过重分布层电性连接半导体晶片。

在本发明一个或多个实施方式中，上述的任意两个相邻的半导体晶片以多个硅通孔(through-silicon via；TSV)连接于两个相邻的半导体晶片之间而堆叠。

在本发明一个或多个实施方式中，上述的电性凸块为焊球。

在本发明一个或多个实施方式中，上述的半导体晶片中的至少一个为记忆体晶片。

在本发明一个或多个实施方式中，上述的三维集成电路封装还包含模型材料。此模型材料设置于第一表面，半导体晶片至少部分嵌入模型材料中。

根据本发明的另一实施方式，一种三维集成电路封装包含重分布层、逻辑块、多个半导体晶片与多个电性凸块。重分布层具有第一表面以及第二表面，重分布层具有钝化材料。逻辑块设置于第一表面。半导体晶片垂直地及顺序地堆叠于逻辑块上。电性凸块设置于第二表面并通过重分布层与逻辑块电性连接半导体晶片。

在本发明一个或多个实施方式中，上述的任意两个相邻的半导体晶片以多个硅通孔连接于两个相邻的半导体晶片之间而堆叠。

在本发明一个或多个实施方式中，上述的电性凸块为焊球。

在本发明一个或多个实施方式中，上述的半导体晶片中的至少一个为记忆体晶片。

在本发明一个或多个实施方式中，上述的三维集成电路封装还包含模型材料。此模型材料设置于第一表面，半导体晶片与逻辑块至少部分嵌入模型材料中。

根据本发明的再一实施方式，一种三维集成电路封装的制造方法包含：在载体上垂直地及顺序地堆叠多个半导体晶片以形成堆叠结构；在载体上施加模型材料以围绕堆叠结构；移除载体以暴露堆叠结构的表面；在堆叠结构所暴露的表面形成重分布层；以及在重分布层上设置多个电性凸块。

在本发明一个或多个实施方式中，上述的重分布层的形成包含：在从模型材料所暴露的半导体晶片的表面上形成重分布层。

在本发明一个或多个实施方式中，上述的制造方法还包含：在堆叠前先在载体上设置逻辑块。堆叠的步骤包含：在逻辑块上垂直地及顺序地堆叠半导体晶片，使得半导体晶片与逻辑块形成堆叠结构。