[发明专利]一种时钟树综合方法以及计算机可读存储介质

说明书

本发明公开了一种时钟树综合方法以及计算机可读存储介质，包括：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算抓取出的时钟延迟的若干个统计值；选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。本发明通过获取子模块和顶层模块接口处寄存器在子模块内部的时钟延迟数值，反标给全芯片进行全局时钟树平衡，忽略了子模块内部与顶层模块没有逻辑交互的大量无关寄存器的时钟延迟，提高了反标数值的准确性，使得子模块和顶层模块接口处不会出现大量的时序违例，加快了全芯片时序收敛的速度，缩短了设计周期。

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种时钟树综合方法以及计算机可读存储介质。

背景技术

在数字集成电路中，时钟信号作为整个芯片的时序参考，对芯片的性能和工作稳定性起着至关重要的作用。时序收敛是数字集成电路设计中最重要的任务之一。随着集成电路设计进入了深亚微米时代，芯片规模不断增加，设计日趋复杂，时序收敛的难度也随之越来越大。

层次化设计是一种最常用的集成电路的芯片的设计方法，在该设计方法中，要设计的芯片被划分成了很多子模块，每个子模块单独设计，然后被顶层模块调用，这种设计方法将庞大而复杂的设计在物理设计阶段分割成数个分割块(Partition)，对各个子模块单独进行时钟树平衡，全芯片只需要关注子模块接口处的寄存器的时钟延迟即可，这样能使设计的周期显著提高，并使时序问题局部化。

但是，现有数字设计实现(Encounter Digital Implementation，EDI)工具报出子模块中的所有寄存器的时钟延迟，并给出时钟延迟的最大值和最小值，统计出来的数据与寄存器真实的时钟延迟有一定的偏差，由此造成反标给顶层的时钟延迟数值失真，导致全芯片全局时钟树平衡的时钟延迟在全芯片寄存器和子模块寄存器之间长短不一，出现大量时序违例。

发明内容

为了解决上述技术问题，本发明提供了一种时钟树综合方法以及计算机可读存储介质，能够加快全芯片时序收敛的速度并缩短设计周期。

为了达到本发明目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种时钟树综合方法，包括：

全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；

子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。

进一步地，所述获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟包括：

所述子模块生成所有与端口相关的时序路径，并从所述时序路径中选出所述和顶层模块有时序检查的寄存器在子模块内部的时钟延迟。

进一步地，所述时钟延迟的若干个统计值包括最大值、最小值、平均值和分布区间。

进一步地，所述方法之前还包括：

将所述全芯片分为若干个所述子模块和一个所述顶层模块；

所述各个子模块单独进行时钟树平衡。

本发明实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现以下步骤：

全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；

子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。