[发明专利]一种堆叠封装方法及结构

说明书

本发明提供了一种堆叠封装方法及结构，其中，方法包括：在晶圆内成型的第一芯片上制备第一导电柱；在第一芯片的上方设置一个或者多个第二芯片，第二芯片上设置有第二导电柱；在晶圆的表面进行封装，形成封装层；将封装层进行减薄，减薄至第一导电柱和第二导电柱的端部露出；在封装层上制备线路层，线路层连接第一导电柱和第二导电柱；在线路层上制备凸点。这种堆叠封装方法先分别制作芯片和晶圆的导电柱，之后在进行堆叠封装，具有制作工艺简单、生产成本低、可靠性高和封装尺寸小的优点。

技术领域

本发明涉及半导体封装领域，具体涉及一种堆叠封装方法及结构。

背景技术

三维(Three-Dime，3D)堆叠技术是把不同功能的芯片或结构，通过堆叠技术和过孔互连等微机械加工技术，使其在Z轴方向上形成立体集成和信号连通以及圆片级、芯片级、硅帽封装等封装和可靠性技术为目标的三维立体堆叠加工技术,用于微系统集成，是继片上系统(System On a Chip，SOC)、多芯片模块(Multi Chip Module，MCM)之后发展起来的系统级封装(System In a Package，SIP)的先进制造新技术。

目前有多种基于3D堆叠方法，主要包括：芯片与芯片的堆叠(D2D)、芯片与圆片的堆叠(D2W)以及圆片与圆片的堆叠(W2W)。D2W堆叠方式利用芯片分别与圆片相应功能位置3D堆叠，该种方式主要利用倒装(Flip-Chip，FC)方式和置球(Bump)键合方式实现芯片与圆片电极的互联。从成品率角度考虑，由于D2W方式可以通过筛选，实现合格芯片(Know-Good-Die，KGD)之间的堆叠，因此成品率较高。D2W堆叠方式之间的层间互连主要采用硅通孔(TVS)技术实现，TSV通孔的直径和深度通常较小，对刻蚀技术有较高的要求，制作工艺较复杂，生产成本较高以及封装尺寸大。

发明内容

因此，本发明要解决的技术问题在于克服现有技术中的芯片与圆片的堆叠制作工艺复杂、生产成本高和封装尺寸大至少之一的缺陷。

为此，本发明提供一种堆叠封装方法，包括如下步骤：在晶圆内成型的第一芯片上制备第一导电柱；在所述第一芯片的上方设置一个或者多个第二芯片，所述第二芯片上设置有第二导电柱；在所述晶圆的表面进行封装，形成封装层；将所述封装层进行减薄，减薄至所述第一导电柱和所述第二导电柱的端部露出；在所述封装层上制备线路层，所述线路层连接所述第一导电柱和所述第二导电柱；在所述线路层上制备凸点。

可选地，当所述第二芯片为多个时,所述第二芯片可以为相同的芯片,也可以为不同的芯片。

可选地，所述第一导电柱的高度不小于所述第二芯片的厚度。

可选地，所述第一导电柱底部的尺寸不小于第一焊盘的尺寸。

可选地，所述第二导电柱底部的尺寸不小于第二焊盘的尺寸。

可选地，所述将所述封装层进行减薄，减薄至所述第一导电柱和所述第二导电柱的端部露出的步骤中，所述第一导电柱和第二导电柱低于或者高于所述封装层表面。

可选地,所述在所述线路层上制备凸点的步骤之后，还包括：将所述晶圆进行切割，形成单颗半导体器件。

本发明还提供一种使用上述方法制备的半导体器件。

本发明还提供一种半导体器件结构，包括依次层叠的第一芯片和第二芯片以及用于将所述第一芯片和第二芯片进行键合的键合层，所述第一芯片和第二芯片上方有封装层，所述第一芯片具有第一焊盘，所述第二芯片具有第二焊盘，在所述封装层内部成型有连接所述第一焊盘的第一导电柱和连接所述第二焊盘的第二导电柱，且所述第一导电柱和第二导电柱贯穿所述封装层，所述封装层上有线路层，所述线路层连接所述第一导电柱和第二导电柱，所述线路层上设置有凸点，所述凸点连接所述线路层。

可选地，所述第一导电柱的高度不小于所述第二芯片的厚度。