[发明专利]存储装置

说明书

实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。

[相关申请]

本申请享有以日本专利申请2017-42675号(申请日：2017年3月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种存储装置。

背景技术

业界正在推进包含三维配置的存储单元的存储装置的开发。例如，NAND(Not AND，与非)型存储装置具备积层的多个电极层、及设置在将所述多个电极层在积层方向上贯通的存储器孔(memory hole)内的半导体柱。存储单元设置在半导体柱和电极层交叉的部分，沿着半导体柱配置。这种存储装置通过增加电极层的积层数，并通过存储器孔的微细化而增加该存储器孔的数量，能够增大存储容量。但是，在存储装置有限的芯片大小之下，增加存储器孔的数量并增加电极层的积层数存在极限。

发明内容

实施方式提供一种能够增大存储容量的存储装置。

实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，电连接在所述第1接触插塞。所述第1存储单元阵列包含：多个第1电极层，在所述第1方向上积层；及第1半导体柱，在所述第1方向上贯通所述多个第1电极层。所述第2存储单元阵列包含：多个第2电极层，在所述第1方向上积层；及第2半导体柱，在所述第1方向上贯通所述多个第2电极层。所述第1接触插塞电连接在所述第1半导体柱。所述第2接触插塞电连接在所述第2半导体柱。

附图说明

图1是表示第1实施方式的存储装置的示意剖视图。

图2A及2B是表示第1实施方式的存储装置的存储单元阵列的构成的示意俯视图。

图3是表示第1实施方式的存储装置的存储单元阵列的上表面的示意俯视图。

图4是表示第1实施方式的存储装置的存储单元阵列的示意剖视图。

图5(A)、(B)、(C)及(D)、6(A)、(B)及(C)、7(A)及(B)、8(A)及(B)、图9及图10是表示第1实施方式的存储装置的存储单元阵列的制造过程的示意剖视图。

图11是表示第2实施方式的存储装置的存储单元阵列的构成的示意俯视图。

图12A及12B是表示第2实施方式的存储装置的存储单元阵列的示意图。

图13A～13C是表示第2实施方式的存储装置的存储单元阵列的制造过程的示意图。

图14A～14C是表示第2实施方式的变化例的存储装置的存储单元阵列的制造过程的示意图。

图15A～15C是表示第2实施方式的其他变化例的存储装置的存储单元阵列的制造过程的示意图。

图16A及16B是表示第3实施方式的存储装置的制造过程的示意剖视图。

图17A～17C是表示第3实施方式的变化例的存储装置的制造过程的示意剖视图。