[发明专利]基于计算阵列的神经网络处理器

权利要求书

1.一种神经网络处理器，包括：

至少一个计算单元，由主处理器和计算阵列构成，其中，所述计算阵列由多个处理单元组织为行列二维矩阵形式，所述主处理器控制将神经元数据和权重值加载至所述计算阵列，接收到所述神经元数据和权重值的处理单元进行乘累加运算并将所述神经元数据与权重值沿不同方向传递给下一级处理单元；

控制单元，用于控制所述计算单元执行神经网络的相关计算。

2.根据权利要求1所述的神经网络处理器，其特征在于，所述主处理器控制所述神经元数据从所述计算阵列的列方向装载并沿列方向传播，并且控制对应的所述权重值从所述计算阵列的行方向装载并沿行方向传播。

3.根据权利要求2所述的神经网络处理器，其特征在于，所述计算阵列还包括多个输入缓存单元、多个权重缓存单元和多个输出缓存单元，其中，每一个输入缓存单元对应所述计算阵列的一列，相邻的输入缓存单元相连，所述神经元数据在所述输入缓存单元间沿行方向传播；每一个权重缓存单元对应所述计算阵列的一行，相邻的权重缓存单元相连，所述权重值在所述权重缓存单元间沿列方向传播；每一个输出缓存单元对应所述计算阵列的一列，相邻的输出缓存单元相连，所述计算阵列的计算结果在所述输出缓存单元间沿行方向传播。

4.根据权利要求1至3任一项所述的神经网络处理器，其特征在于，所述计算阵列中各处理单元具有相同的内部结构。

5.根据权利要求4所述的神经网络处理器，其特征在于，各处理单元包括数据旁路单元、权重旁路单元、乘法器、累加器、缓存单元和数据选择器，其中：

数据旁路单元，其第一端用于接收入神经元数据并将其输出给所述乘法器，第二端用于将接收到的神经元数据直接输出；

权重旁路单元，其第一端用于接入接收权重值并将其输出给所述乘法器，第二端用于将接收到的权重值直接输出；

乘法器，用于从所述数据旁路单元接收神经元数据以及从所述权重旁路单元接收权重值并执行乘法运算；

累加器，用于累加来自于所述乘法器的相乘结果和来自于所述缓存单元的计算结果；

缓存单元，用于接收来自于所述累加器的累加结果以及将所述累加结果输出给所述累加器；

数据选择器，用于接收来自于上一级处理单元的计算结果和来自于本级的所述缓存单元的计算结果，并根据选通信号选择将本级的计算结果传递至下一级处理单元或将上一级处理单元的计算结果直接传递给下一级处理单元。

6.根据权利要求5所述的神经网络处理器，其特征在于，还包括数据寄存器，其用于存储从所述数据旁路单元接收的神经元数据。

7.根据权利要求5所述的神经网络处理器，其特征在于，还包括权重寄存器，其用于存储从所述权重旁路单元接收的权重值。

8.根据权利要求1所述的神经网络处理器，其特征在于，所述主处理器还用于根据相关运算的特点和计算单元的资源使用情况决定是否由所述计算阵列执行当前的运算。

9.一种用于神经网络处理器的方法，对于一个卷积核对应的神经元数据和权重值执行以下步骤：

每个时钟周期向计算阵列加载所述卷积核对应的一个神经元数据和一个权重值；

所述一个神经元数据与所述一个权重值在所述计算阵列的相应处理单元进行乘法操作；

将所述卷积核对应的所有神经元数据和权重值的乘法操作结果在所述计算阵列的相应处理单元进行累加。

10.根据权利要求9所述的方法，还包括：

在向所述计算阵列加载所述卷积核对应的神经元数据和权重值之前，将所述卷积核对应的神经元数据载入至输入缓存中，将所述权重值载入至权重缓存中；每个时钟周期，从所述输入缓存中向所述计算阵列加载所述卷积核对应的一个神经元数据，从所述权重缓存向所述计算阵列加载所述一个权重值。