[发明专利]一种可编程器件的除法功能实现方法

说明书

本发明提供了一种可编程器件的除法功能实现方法，其特征在于，包括以下步骤：1)当接收除数X和被除数Y后，除数X和被除数Y为32位2进制有符号、数量级为16位且小数也为16位的定点数，对被除数Y进行判断，Y为零时，返回结果零和无异常状态码，当除数X为零时，则返回最大表示值和除零错误状态码；2)对除数X和被除数Y进行正负判断，计算结果正负；除数X和被除数Y为32位有符号数，最高位为符号位；通过判断符号位确定除数X和被除数Y为正数或者负数；当除数X和被除数Y同为正数或者负数时结果为正，否则结果为负。

技术领域

本发明涉及信息处理和微电子领域的处理电路，具体地说，涉及一种除法器的设计和实现方法。

背景技术

在信息处理中，经常会涉及到除法运算，如图形处理中直线段对应区域的顶点坐标计算。在使用可编程器件进行复杂的信息处理时，当今主流可编程器件一般包括硬件乘法器模块和片上存储器模块，可厂商提供的除法器IP实现耗用逻辑资源非常多，难以工程应用，因此经常为了不使用除法而放弃简易的处理方法。当前主流可编程器件厂商提供的除法器IP耗用逻辑资源非常多且不均衡，如一个32位的除法器往往要占用中等规模的高端可编程器件三分之一以上的逻辑资源，但硬件乘法器模块和片上存储器模块却完全不用。

发明内容

本发明目的在于提供一种主要使用当今主流可编程器件乘法器模块和片上存储器模块的除法器方法进行实现，将能够很好解决以上问题。本发明针对该问题，提出了一种通过查找表和插值相结合的除法器方案，主要使用硬件乘法器模块和片上存储器模块，适合于当今主流的可编程器件实现。一个32位除法器，使用少量硬件乘法器模块和片上存储器模块，逻辑资源耗用则少于可编程器件厂商除法器IP的四分之一。

一种可编程器件的除法功能实现方法，包括以下步骤：

1)当接收除数X和被除数Y后，除数X和被除数Y为32位2进制有符号、数量级为16位且小数也为16位的定点数，对被除数Y进行判断，Y为零时，返回结果零和无异常状态码，当除数X为零时，则返回最大表示值和除零错误状态码；

2)对除数X和被除数Y进行正负判断，计算结果正负；除数X和被除数Y为32位有符号数，最高位为符号位；通过判断符号位确定除数X和被除数Y为正数或者负数；当除数X和被除数Y同为正数或者负数时结果为正，否则结果为负；

3)求取除数X和被除数Y的绝对值；在前一步判断出除数X和被除数Y为正数或负数，当Y为正数或0，其绝对值|Y|＝Y，当Y为负数，其绝对值|Y|＝0-Y，当X为正数，其绝对值|X|＝X，当X为负数，其绝对值|X|＝0-X；

4)对除数的绝对值|X|与被除数的绝对值|Y|进行归一化处理，计算有效数字及指数，得到|X|的有效数字X1和指数a，|X|＝X1*2^a,得到|Y|的有效数字Y1和指数b，|Y|＝Y1*2^b；对|X|和|Y|的逐位进行判断，得到|X|和|Y|的数位为1的最高位位置n，n为小于31的整数，记sign＝n-12为数据指数，并对sign≤14的数据进行左移26-n位，对sign14的数据进行右移n-26位，经过移位后得到有效数字X1和Y1，其中有效数字高16位为整数位，低16位为小数位，有效数字X1和Y1在[2¹⁰,2¹¹)区间；

5)将除数有效数字X1拆分为整数位与小数位之和，即X1＝a+x，其中a＝{X1[31:16],16’h0000}，x＝{16’h0000,X1[15:0]}，a代表有效数字整数，x代表有效数字小数位；设定求倒数函数1/X1＝f(x)＝1/(a+x)，可以采用插值算法对f(x)进行拟合，公式如下：