[发明专利]一种高速差分串行数据传输的方法、系统和装置在审
| 申请号： | 201711386268.3 | 申请日： | 2017-12-20 |
| 公开（公告）号： | CN108334469A | 公开（公告）日： | 2018-07-27 |
| 发明（设计）人： | 刘兴宾 | 申请（专利权）人： | 广州晶序达电子科技有限公司 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42 |
| 代理公司： | 北京汇捷知识产权代理事务所(普通合伙) 11531 | 代理人： | 李宏伟 |
| 地址： | 511430 广东省广州市番禺区*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 数据序列 串行数据传输 串行数据 时钟序列 数据单元 带宽利用率 编码参数 编码过程 编码逻辑 变化序列 传输介质 传输距离 串行发送 调试难度 降低系统 时钟标识 数据传输 顺序连接 芯片资源 选择编码 比特流 反序列 灵活的 发送 记录 | ||
1.一种高速差分串行数据传输的方法，其特征在于，包括：
将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，包括记录需要发送的高速差分串行数据。
2.如权利要求1所述的方法，其特征在于，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
3.如权利要求1或2所述的方法，其特征在于，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
4.如权利要求1-3之一所述的方法，其特征在于，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：
时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
5.一种高速差分串行数据传输的系统，其特征在于，包括将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；
所述时钟序列，用于通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；
所述数据序列，用于记录需要发送的高速差分串行数据。
6.如权利要求5所述的系统，其特征在于，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，
时钟序列长度为1～5个码元；数据序列长度为8～60个码元。
7.如权利要求5所述的系统，其特征在于，所述时钟序列包括：
变化序列，用于保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。
8.如权利要求5所述的系统，其特征在于，所述时钟序列还包括：
逻辑反序列，用于在编码过程中在时钟序列中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。
9.一种高速差分串行数据传输的装置，其特征在于，包括权利要求5-8之一所述的系统。
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