[发明专利]FPGA静态时序分析方法

权利要求书

1.FPGA静态时序分析方法，其特征在于，包括以下步骤：

某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，遍历这条路径上的所有节点，得到每个节点的最原始的前驱节点到该节点的延时映射表，进而得到每一个节点的最大延时；

电路网表的所有输入IO及时序器件为路径的起始端，所述路径包括pad to pad路径、setup to pad路径、pad to setup路径、clk to setup路径。

2.根据权利要求1所述的FPGA静态时序分析方法，其特征在于，用于计算违例路径，在回溯时根据最终输出的延时值逐层寻找每个节点的前驱节点，然后将前驱节点的总延时减去相应的延时，到最后延时值为0的那条即为违例路径。

3.根据权利要求1所述的FPGA静态时序分析方法，其特征在于：所述最原始的前驱节点所存储的延时为其本身的输出信号延时。

4.根据权利要求1所述的FPGA静态时序分析方法，其特征在于，所述某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，其中pad to pad路径的计算包括以下步骤：

遍历sink节点队列，按顺序出队每一个输出IO节点，遍历其映射表，找其最原始前驱节点，判断这个节点是否为输入IO节点；如果是，则输出该路径延时；如果其最原始前驱节点为一个时序器件，则放弃这样的路径。

5.根据权利要求1所述的FPGA静态时序分析方法，其特征在于，所述某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，其中setup to pad路径的计算包括以下步骤：

遍历sink节点队列，按顺序出队每一个输出IO节点，遍历其映射表，找其最原始前驱节点，判断这个节点是否为时序器件节点；如果是，则输出该路径延时；如果其最原始前驱节点为一个输入IO，则放弃这样的路径。

6.根据权利要求1所述的FPGA静态时序分析方法，其特征在于，所述某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，其中pad to setup路径的计算包括以下步骤：

遍历source点队列，按顺序出队每个时序器件节点，然后在有向无环图中找到其前驱节点队列，遍历该队列，判断每个前驱节点的最原始前驱是否为输入IO；如果是，则将这个延时值加上该时序器件本身的setup时间输出；如果不是，则放弃这样的路径。

7.根据权利要求1所述的FPGA静态时序分析方法，其特征在于，所述某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，其中clk to setup路径的计算包括以下步骤：

遍历source点队列，按顺序出队每个时序器件节点，然后在有向无环图中找到其前驱节点队列，遍历该队列，判断每个前驱节点的最原始前驱是否为时序器件；如果是，则将这个延时值加上最原始时序器件的clk to q时间，再加上该时序器件本身的setup时间输出；如果不是，则放弃这样的路径。