[发明专利]FPGA静态时序分析方法

说明书

本发明涉及FPGA静态时序分析方法，具体为提取出整个电路存在的所有时序路径，考察信号在这些路径上通过时是否满足时序约束的要求，通过对最大路径延迟和最小路径延迟的分析找出违背时序约束的错误。本发明能够更快的发现使芯片时序失效和对芯片性能起决定作用的关键路径。

技术领域

本发明主要用在FPGA的静态时序分析领域。能够在提供逻辑单元以及相应的连接关系和已知芯片的结构的前提下，对指定的网表电路进行时序分析。

背景技术

静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确的时序报告。

进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。

目前，国内时序分析领域缺少一种准确的分析各种延时路径的时序分析的方法。

发明内容

针对上述技术不足，本发明公开了一种使用新型时序分析算法，实现对FPGA的静态时序分析。通过改进的算法大幅提升FPGA的计算速度和时序分析结果。这种算法效率高、结果优。

本发明解决其技术问题所采用的技术方案是：FPGA静态时序分析方法，包括以下步骤：

某个节点经过拓扑排序出队时，计算它到其最原始前驱的延时，并将这个延时值与其最原始的前驱节点保存在该节点的映射表中，遍历这条路径上的所有结点，得到每个节点的最原始的前驱节点到该节点的延时映射表，进而得到每一个节点的最大延时。

用于计算违例路径，在回溯时根据最终输出的延时值逐层寻找每个节点的前驱节点，然后将前驱节点的总延时减去相应的延时，到最后延时值为0的那条即为违例路径。

电路网表的所有输入IO及时序器件为路径的起始端。

所述最原始的前驱节点所存储的延时为其本身的输出信号延时。

pad to pad路径的计算包括以下步骤：

遍历sink节点队列，按顺序出队每一个输出IO节点，遍历其映射表，找其最原始前驱节点，判断这个节点是否为输入IO节点；如果是，则输出该路径延时；如果其最原始前驱节点为一个时序器件，则放弃这样的路径。

setup to pad路径的计算包括以下步骤：

遍历sink节点队列，按顺序出队每一个输出IO节点，遍历其映射表，找其最原始前驱节点，判断这个节点是否为时序器件节点；如果是，则输出该路径延时；如果其最原始前驱节点为一个输入IO，则放弃这样的路径。

pad to setup路径的计算包括以下步骤：

遍历source点队列，按顺序出队每个时序器件节点，然后在有向无环图中找到其前驱节点队列，遍历该队列，判断每个前驱节点的最原始前驱是否为输入IO；如果是，则将这个延时值加上该时序器件本身的setup时间输出；如果不是，则放弃这样的路径。

clk to setup路径的计算包括以下步骤：

遍历source点队列，按顺序出队每个时序器件节点，然后在有向无环图中找到其前驱节点队列，遍历该队列，判断每个前驱节点的最原始前驱是否为时序器件；如果是，则将这个延时值加上最原始时序器件的clk to q时间，再加上该时序器件本身的setup时间输出；如果不是，则放弃这样的路径。

本发明具有以下有益效果及优点：

1.提高系统工作主频以及增加系统的稳定性。