[发明专利]一种基于ADC的开机确定性延时系统及方法

说明书

本发明公开了一种基于ADC的开机确定性延时系统及方法，涉及时间校准技术领域，包括：参考时钟源与功分器连接，功分器与频率综合器和模拟开关连接，频率综合器与ADC和相参同步地址发生器连接，模拟开关与目标信号输入端口和ADC连接，ADC与缓存器连接，缓存器与出厂校准存储器、所述延时数值计算模块和延时补偿模块连接，相参同步地址发生器与出厂校准存储器连接，出厂校准存储器与延时数值计算模块连接，延时数值计算模块与延时补偿模块连接；本发明优点在于：在系统开机后进行自校准，使得系统中数据链路的延时在每次开机后均保持不变，从而保证了相控阵系统的测距精度，且不需增加复杂的硬件校正网络、设备量和硬件成本。

技术领域

本发明涉及时间校准技术领域，更具体涉及一种基于ADC的开机确定性延时系统及方法。

背景技术

现代雷达和通信的相控阵接收系统中，天线单元数量多，信号瞬时带宽大，需要采用多片高速模数转换器(Analog-to-Digital Converter，ADC)芯片来完成接收信号的模数转换，以便在数字域进行波速形成和抗干扰等处理。大型相控阵系统中，ADC芯片的数量多大千片甚至上万片，他们分布在不同的子阵单元、分机、插件或模块中。对于甚于高速ADC的大型阵列数据采集系统，存在着时钟功分、电缆传输、采样孔径延时、锁相环相位偏斜等一系列通道不一致性差异，使得ADC数据时序与信号处理时钟之间难以满足固定的建立和保持时间关系，无法直接采用信号处理时钟来同步数据，只能使用数据缓冲器(如FIFO或双端口RAM)来实现ADC数据的跨时钟域转换。由于ADC时钟与信号处理时钟之间的不确定相位关系，使用数据缓冲器来同步数据会存在0或1时钟周期的数据延时不确定性，也就是每次开关机链路的绝对延时不固定。即使采用基于确定性延时协议(如JESD204B)的ADC芯片，也只能实现个别单板和机箱级别的传输延时确定，很难实现所有机箱或分机的传输延时确定，根本原因是很难保证送给全系统各ADC的同步信号与ADC采样时钟之间都同时满足建立和保持时间需求。

开机数据链路延时的不确定性严重制约着相控阵系统的测距精度，传统的做法是基于额外的校正链路，每次开机时采用收发闭环校正方法来测出系统自闭环延时值以作参考。其缺点是需要增加复杂的硬件校正网络，增加了设备量和硬件成本，对于大型系统的影响尤为显著，并且有些系统并不允许每次开机接收机都采用收发闭环校正流程以免影响到任务的正常执行。

发明内容

本发明所要解决的技术问题在于系统中数据链路在每次开机时的延时不确定。

本发明是通过以下技术方案解决上述技术问题的，具体技术方案如下：

一种基于ADC的开机确定性延时系统及方法，包括：参考时钟源(1)、目标信号输入端口、功分器(2)、频率综合器(3)、模拟开关(4)、ADC(5)、缓存器(6)、相参同步地址发生器(7)、出厂校准存储器(8)、延时数值计算模块(9)、延时补偿模块(10)；所述参考时钟源(1)与所述功分器(2)连接，所述功分器(2)与所述频率综合器(3)和所述模拟开关(4)连接，所述频率综合器(3)与所述ADC(5)和所述相参同步地址发生器(7)连接，所述模拟开关(4)与所述目标信号输入端口和所述ADC(5)连接，所述ADC(5)与所述缓存器(6)连接，所述缓存器(6)与所述出厂校准存储器(8)、所述延时数值计算模块(9)和所述延时补偿模块(10)连接，所述相参同步地址发生器(7)与所述出厂校准存储器(8)连接，所述出厂校准存储器(8)与所述延时数值计算模块(9)连接，所述延时数值计算模块(9)与所述延时补偿模块(10)连接。

优选的，所述系统的工作阶段包括：准备阶段、出厂阶段、开机校准阶段和工作阶段；

所述准备阶段产生倍频时钟、延时校准参考信号和参考时钟源相位同步的存储器读写地址的信息；

所述出厂阶段一次性获取并存储延时校准参数；

所述开机校准阶段对数据链路的延时进行校准；

所述工作阶段根据校准的结果调整数据链路的延时。