[发明专利]一种低功耗高速逐次逼近逻辑电路

说明书

本发明提供一种低功耗高速逐次逼近逻辑电路，包括清零电路、本次逐次比较电路、预留时间电路和锁存器，清零电路，适用于在每一次逐次逼近开始前将输出端置零；本次逐次比较电路：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路，适用于本次节拍结束后将输出归零；锁存器，适用于锁存比较器输出结果产生的输出信号。本发明所述的逻辑电路在不参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路、本次逐次比较电路、预留时间电路只有一个工作，其余两个通过时序控制断开不产生功耗。

技术领域

本发明属于模拟或模数混合集成电路技术领域，特别涉及一种低功耗高速逐次逼近逻辑电路。

背景技术

逐次逼近(SAR:Successive-Approximation-Register，逐次逼近寄存器)型ADC是常用的ADC结构类型之一，其结构简单、易集成、低功耗等优势获得了广泛应用。然而，随着集成电路设计技术及工艺特征尺寸的减小，SOC规模越来越大，对嵌入其中的ADC的功耗和性能都提出了更严格的要求。

逐次逼近逻辑电路在SAR ADC等芯片中广泛应用，其通过节拍信号与比较器输出信号产生逻辑操作，产生输出信号控制电荷重分配电容阵列相应权重位继续接入的电平。

传统逐次逼近逻辑电路速度较慢，同时电路结构比较复杂，已经无法满足目前SARADC性能提升带来的速度与功耗等更高要求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种低功耗高速逐次逼近逻辑电路，用于解决传统逐次逼近逻辑电路速度较慢、功耗较大的问题。

为实现上述目的及其他相关目的，本发明提供一种低功耗高速逐次逼近逻辑电路，所述的低功耗高速逐次逼近逻辑电路10包括：清零电路101、本次逐次比较电路102、预留时间电路103和锁存器，

所述清零电路101，适用于在每一次逐次逼近开始前将输出端置零；

所述本次逐次比较电路102：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本节拍权重位电容比较失败，当比较器输出为0，本节拍权重位电容比较成功；

预留时间电路103，适用于本次节拍结束后将输出归零；

所述锁存器，适用于锁存比较器输出结果产生的输出信号；

该逻辑电路还包括：NMOS管N1～N3；

NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；

所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。

优选地，该逻辑电路还包括NMOS管N6和NMOS管N7，所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。

优选地，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。

优选地，所述清零电路101模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接Beat’信号，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。