[发明专利]蚀刻后阶段监控叠对情形与临界尺寸的半导体图案

说明书

本发明公开一种蚀刻后阶段监控叠对情形与临界尺寸的半导体图案，包含一第一倒T形图案，其具有一基部以及从该基部延伸而出的中间部，以及一第二图案，其靠近该第一倒T形图案的基部并与之间隔，其中该第一倒T形图案与该第二图案是由多个彼此间隔的间隔壁所构成。

技术领域

本发明涉及一种半导体图案，更特定言之，其涉及一种在蚀刻后阶段用来测量叠对(overlay)情形与临界尺寸(critical dimension,CD)的半导体图案及其对应的测量方法。

背景技术

以往在光刻制作工艺中如果要达到线宽微缩的目的，其大多会牵涉到使用具有较大数值孔径(numerical aperture,NA)、较短曝光波长、或是采用空气以外的媒介(如水浸润式)的光学系统。然而随着传统的光刻制作工艺目前已然接近其理论极限，制造商们开始改用双重图案(double patterning,DP)方法来克服光学限制。在双重图案化光刻制作工艺中，图案是在两次曝光穿过光刻单元的步骤中形成的。在一些例子里，第一图案是在第二次过光前就经由蚀刻基底而形成。而在其他例子里，第一次与第二次过光之间不会有任何中介的蚀刻步骤。上述两种做法中，前者称为光刻-蚀刻-光刻-蚀刻(LELE)双重图案化方法，后者称为光刻-光刻-蚀刻(LLE)双重图案化方法。对于上述LELE方法与LLE方法而言，其在第一次与第二次过光中形成图案的必要制作工艺步骤实际上都是一样的。

如图1与图2所示，在自对准双重图案化(self-aligned double patterning,SADP)制作工艺中，自对准双重图案14，如间隔壁，其会形成在掩模或目标层10上预定的心轴(mandrel，未示出)四周。蚀刻制作工艺是使用预定的光致抗蚀剂12作为掩模来进行，以移除预定的空白区域中不需要的双重图案。此蚀刻步骤会移除所有没有被光致抗蚀剂覆盖的自对准双重图案或是间隔壁。在实作中，光刻制作工艺中蚀刻后的尺寸偏差(etch bias)与光致抗蚀剂叠对偏移(overlay shift)等问题会产生非预期的图案，如图2中所示不完整的自对准双重图案14a。这类非预期的图案会使得蚀刻后检测阶段的临界尺寸(after etchinspection for critical dimension,AEICD)测量变得更为困难，特别是上述例子中的问题有可能是发生在光刻制作工艺期间或者是发生在蚀刻制作工艺期间，故无法去判定其临界尺寸偏移(etch bias)或是叠对偏移的根本原因，也因而无法达成线上(in-line)监控与产品调度的优点，如此无疑将会对制造商造成莫大的损失。

此外，对晶片上连续的图案层之间进行叠对测量也是为何集成电路与元件的制作中需要制作工艺控制的关键因素之一。叠对测量通常是特别用来判定一第一图案层与设置在其上方或下方的一第二图案层之间的对位有多准确。在此例中，用来遮盖自对准双重图案的光致抗蚀剂与该自对准双重图案的叠对情形必须要加以监控。现今，叠对测量是通过与晶片各层结构印在一起的各种目标图案之间的对位来进行。

发明内容

前文所记述的问题在本发明中可通过提供在蚀刻后阶段特别设计来监控叠对情形与临界尺寸的半导体图案与其对应的测量方法来解决。本发明所提供的半导体图案不仅可用于蚀刻后阶段的临界尺寸测量，也可用来检测叠对偏移缺陷以及角钝化等问题。

为了达成前述目的，本发明的一实施例中提出了一种半导体图案，其中包含了一第一倒T形图案以及一第二图案，该第一倒T形图案具有一基部往一第一方向延伸以及一中间部从该基部往与该第一方向正交的一第二方向延伸，该第二图案邻近该第一倒T形图案的该基部并与该基部间隔，其中该第一倒T形图案与该第二图案由多个彼此间隔且往该第二方向延伸的间隔壁图案所构成。

为了达成前述目的，本发明的一实施例中提出了一种使用前段详述的半导体图案的测量方法，其步骤包含在一蚀刻制作工艺后测量该基部与该第二图案之间的间隔以及测量该基部在该第二方向上的宽度以监控线图案与空白区域的临界尺寸。

本发明的这类目的与其他目的在阅者读过下文中以多种图形与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。