[发明专利]一种基于FPGA的便携式SSI接口数据解析仪

权利要求书

1.一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：包括锂电池组、低压差降压芯片、升压芯片、输出接口、差分接口芯片、FPGA、显示模块；所述锂电池组分别为低压差降压芯片和升压芯片提供电源，所述低压差降压芯片分别与差分接口芯片、FPGA、显示模块相连通，所述升压芯片与输出接口相连通，所述差分接口芯片与FPGA相互连通，所述FPGA的信号输送至显示模块，所述差分接口芯片的输入信号为SSIData、输出信号为SSICLK。

2.根据权利要求1所述的一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：所述锂电池组由多个大容量锂电池并联而成。

3.根据权利要求1所述的一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：所述升压芯片为基于TI的单端初级电感转换器反激式升压芯片TPS55340，其直接给工作环境传感器供电。

4.根据权利要求1所述的一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：所述低压差降压芯片为基于ADI的低压差电源芯片ADP124。

5.根据权利要求1所述的一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：所述差分接口芯片为基于ADI的差分接口芯片ADM3491。

6.根据权利要求1所述的一种基于FPGA的便携式SSI接口数据解析仪，其特征在于：所述FPGA包括基准周期模块、时钟生成模块、串并转换模块、码型转换模块、液晶显示驱动模块；其中：

基准周期模块用于输入100M时钟，产生SSI数据循环周期；基准周期模块的输入时钟CLK100M来自100M的有源晶振，周期总线输出端CLKCount[4..0]连到时钟生成模块、码型转换模块的总线输入端；

时钟生成模块用于根据100M系统时钟、SSI数据位数、周期总线，产生SSI接口时钟。时钟生成模块的输入时钟CLK100M来自100M的有源晶振，SSI数据位数SSILength[2..0]来自外部拨码开关，周期总线CLKCount[4..0]来自基准周期模块，时钟生成模块的输出信号SSICLK连到串并转换模块，同时作为SSI接口时钟通过差分接口芯片输出；

串并转换模块用于根据来自时钟生成模块的100M时钟SSICLK，对来自高精度传感器的SSI接口串行数据SSIData进行串并转换，并行码位数取决于来自外部拨码开关的SSILength[2..0]信号，最终输出三十二位并行码SSIDaPA[31..0]连到码型转换模块；

码型转换模块用于把格雷码、8421二进制编码、余3码、2421码、5211码等各种码型的并行码转换为标准二进制编码；码型转换模块输入的并行码SSIDaPA[31..0]来自串并转换模块，SSI编码类型SSIMode[2..0]来自外部拨码开关，输入时钟CLK100M来自100M的有源晶振，周期总线CLKCount[4..0]来自基准周期模块，码型转换模块输出数据锁存信号DataLatch和二进制编码数据SSIDaPB[31..0]连到液晶显示驱动模块；

液晶显示驱动模块用于根据来自码型转换模块的数据锁存信号DataLatch和二进制编码数据SSIDaPB[31..0]，输出TFT液晶的控制信号DB[15..0]、LCDCS、LCDRST、LCDWR、LCDRD，将高精度SSI传感器的测量数据在TFT液晶上显示。