[发明专利]半导体结构及其制备方法

说明书

本发明提供了一种半导体结构及其制备方法，通过在所述半导体层中形成第一通孔，并在第一通孔中填充第一介质层；在刻蚀所述金属间介质层形成所述第二通孔时，所述第一通孔中的第一介质层作为刻蚀所述金属间介质层的着落层，即当刻蚀所述金属间介质层形成所述第二通孔时，刻蚀将会落到所述第一通孔中的第一介质层上，第一介质层与所述半导体层相比更难被刻蚀且第一介质层与所述半导体层可以达到很高的刻蚀选择比，使得形成的第二通孔底部变得平坦，进而提高了工艺平台所生产芯片的性能。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其制备方法。

背景技术

EF90(90纳米嵌入式闪存工艺平台)采用Flash IP设计架构，IP在集成电路设计领域中，指预先设计好实现某种功能的设计。IP核(IP模块)则是指完成某种功能的虚拟电路模块，也称之为虚拟部件。通常把IP核分为硬IP(硬核)和软IP(软核)，硬核则是针对某个特定工艺的一套物理版图，布局布线等通过特定工艺来确定。而软核用硬件描述语言的形式描述功能块的行为，不涉及用什么电路和电路元件实现这些行为。

在EF90(90纳米嵌入式闪存工艺平台)中则是根据EGA版面的布局结构来进行芯片的制作，目前，在90纳米嵌入式闪存工艺平台后端中EGA版面的布局中由于第一层金属间介质层设计得更薄，当在第一层金属层上通孔填充介质，以及沉积第二层金属层时很容易被覆盖掉。

发明内容

本发明的目的在于提供一种半导体结构及其制备方法，以解决现有90纳米嵌入式闪存工艺平台中芯片的半导体结构的制备方法中第二层金属层下接触孔底部平坦度不够的问题。

为了达到上述目的，本发明提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：

提供一衬底；

在所述衬底上形成半导体层；

在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；

在所述半导体层上形成金属间介质层；

在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及

在所述第二通孔中填充第二介质层。

可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。

可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。

可选的，所述第一通孔与所述第二通孔相连。

可选的，所述第一介质层的材料为钨。

可选的，刻蚀所述金属间介质层形成所述第二通孔，所述插塞为所述刻蚀的着落层。

可选的，所述金属间介质层的刻蚀落在所述第一通孔中的第一介质层上。

可选的，所述金属间介质层的刻蚀落在所述第一通孔中的钨上。

可选的，所述半导体层的厚度范围为3000～6000埃，所述金属间介质层的厚度范围为1500～4500埃。

本发明还提供一种半导体结构，所述半导体结构包括：衬底，位于所述衬底上的半导体层，以及位于所述半导体层上的金属间介质层；

其中，所述半导体层中具有第一通孔，所述第一通孔中填充有第一介质层；所述金属间介质层中具有第二通孔，所述第二通孔中填充有第二介质层；所述第二通孔的位置与所述第一通孔的位置相对应且所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度。

可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。

可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。