[发明专利]存储器设备以及制造存储器设备的方法

说明书

根据本公开的实施例的存储器设备包含逻辑电路，其中层压包括具有不同布线间距的层的多个布线层，以及设置在多个布线层之间的存储器元件。

技术领域

本公开涉及存储器元件混合在逻辑电路上的存储器设备，以及涉及制造该存储器设备的方法。

背景技术

例如，如在PTL 1和2中公开的半导体设备中那样，非易失性存储器在诸如微型计算机的半导体设备的逻辑电路上的混合安装已经被广泛地用作提高半导体设备的功能能力的手段。

引文列表

专利文献

PTL 1：日本未审查的专利申请公开No.2017-45947

PTL 2：日本未审查的专利申请公开No.2017-54900

发明内容

顺便提及，在NOR型闪速存储器用作要混合在逻辑电路上的存储器的情况下，存储器部和驱动器部在基板上彼此平行配置。因此，每比特的面积可能增加，这引起了对成本增加的担忧。

期望提供可以实现较高的功能能力和成本降低这两者的存储器设备，以及制造这样的存储器设备的方法。

根据本公开的实施例的存储器设备包括：逻辑电路，其中堆叠有包括布线间距不同的层的多个布线层；以及设置在多个布线层之间的存储器元件。

根据本公开的实施例的制造存储器设备的方法包括：通过堆叠包括布线间距不同的层的多个布线层来形成逻辑电路；并且在多个布线层之间形成存储器元件。

在根据本公开的实施例的存储器设备和根据本公开的实施例的制造存储器设备的方法中，在包括布线间距不同且构成逻辑电路的层的多个布线层之间形成存储器元件允许在不改变逻辑电路的布线图案或堆叠结构的情况下将存储器元件混合在逻辑电路上。

根据本公开的实施例的存储器设备和本公开的实施例的制造存储器设备的方法，存储器元件形成在包括布线间距不同且构成逻辑电路的布线层的多个布线层之间，这允许在不改变逻辑电路的布线图案或堆叠结构的情况下将存储器元件混合在逻辑电路上。这可以实现较高的功能能力和成本降低这两者。

要注意的是，上述效果不一定是限制性的，并且可以提供本公开中描述的任何效果。

附图说明

[图1]图1是根据本公开的第一实施例的存储器设备的构造的截面示意图。

[图2]图2是图1中所示的存储器部的主要部分的放大截面示意图。

[图3A]图3A是用于描述制造图1中所示的存储器设备的主要部分的方法的示例的截面示意图。

[图3B]图3B是图3A中所示的工艺随后的工艺的截面示意图。

[图3C]图3C是图3B中所示的工艺随后的工艺的截面示意图。

[图3D]图3D是图3C中所示的工艺随后的工艺的截面示意图。

[图3E]图3E是图3D中所示的工艺随后的工艺的截面示意图。

[图3F]图3F是图3E中所示的工艺随后的工艺的截面示意图。

[图3G]图3G是图3F中所示的工艺随后的工艺的截面示意图。

[图3H]图3H是图3G中所示的工艺随后的工艺的截面示意图。

[图4]图4是根据本公开的第二实施例的存储器设备的构造的截面示意图。

[图5]图5是根据本公开的第三实施例的存储器设备的构造的截面示意图。

[图6]图6是根据本公开的第四实施例的存储器设备的构造的截面示意图。