[发明专利]用于处理编码的消息字的集成电路和方法

权利要求书

1.一种集成电路，所述集成电路具有：

接收器，设计用于接收消息字；

集成的硬件解码电路，所述硬件解码电路具有：

计算单元，所述计算单元设计用于：根据预设的BCH码计算消息字的校正子，其中所述校正子具有素域的扩域中的一个或多个校正子要素；

对数运算器，所述对数运算器设计用于求出所述一个或多个校正子要素中的每个校正子要素的对数；

算术运算电路，所述算术运算电路设计用于基于所述一个或多个校正子要素的对数求出所述BCH码的错误定位多项式的一个或多个零点中的每个零点的对数；

比特反相器电路，所述比特反相器电路设计用于将所述消息字的一个或多个比特反相，所述比特的位通过所述错误定位多项式的所述一个或多个零点的对数来说明，

数据处理电路，所述数据处理电路设计用于继续处理由所述比特反相器电路处理的消息。

2.根据权利要求1所述的集成电路，其中所述接收器具有存储器接口并且设计用于从存储器中读取所述消息字。

3.根据权利要求2所述的集成电路，其中所述数据处理电路设计用于：将由所述比特反相器电路处理的所述消息字又存储在所述存储器中。

4.根据权利要求2或3所述的集成电路，其中所述存储器是非易失性存储器。

5.根据权利要求1至4中任一项所述的集成电路，其中所述一个或多个校正子要素的对数是以所述扩域的本原元为底所述校正子要素的对数。

6.根据权利要求5所述的集成电路，其中所述对数运算器设计用于：通过在预先计算的对数表中查找来求出所述对数。

7.根据权利要求6所述的集成电路，其中所述预先计算的表具有O(n log n)的大小，其中n是所述BCH码的长度。

8.根据权利要求1至7中任一项所述的集成电路，其中所述算术运算电路设计用于：避免所述扩域的算术运算，使得实现有效的硬件执行。

9.根据权利要求1至8中任一项所述的集成电路，其中所述硬件解码电路设计用于：在没有可编程的处理器的情况下工作。

10.根据权利要求1至9中任一项所述的集成电路，其中所述硬件解码电路是硬布线的。

11.根据权利要求1至10中任一项所述的集成电路，其中所述素域是GF(2)。

12.根据权利要求1至11中任一项所述的集成电路，其中所述算术运算电路设计用于：基于所述错误定位多项式的镜像版本求出所述错误定位多项式的所述零点的对数。

13.根据权利要求1至12中任一项所述的集成电路，其中所述算术运算电路设计用于：基于所述错误定位多项式的所述镜像版本的根据有理变换来变换的版本求出所述错误定位多项式的所述零点的对数，所述错误定位多项式的系数除了恒定系数之外都独立于所述校正子要素。

14.根据权利要求1至13中任一项所述的集成电路，其中所述算术运算电路设计用于：通过在预先计算的零点表中查找来求出所述错误定位多项式的零点的对数，所述零点表包含关于与所述错误定位多项式的变换的镜像版本的恒定系数相关的所述错误定位多项式的零点的对数的信息。

15.一种用于处理编码的消息字的方法，所述方法具有：

接收消息字；

根据预设的BCH码计算消息字的校正子，其中所述校正子至少具有素域的扩域中的一个或多个校正子要素；

求出所述一个或多个校正子要素中的每个校正子要素的对数；

基于所述一个或多个校正子要素的对数求出所述BCH码的错误定位多项式的一个或多个零点中的每个零点的对数；

将所述消息字的比特反相，所述比特的位通过所述错误定位多项式的所述一个或多个零点的对数来说明；

继续处理所述消息字。