[发明专利]一种自适应的高速SAR-ADC转换时间完全利用电路及方法

说明书

本发明公开了一种自适应的高速SAR‑ADC转换时间完全利用的电路及方法，当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位之和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；clk_vcm上升沿经过延迟后，将计数器复位；进入比较模式后，计数器对当前的比较次数计数；对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Ysupgt;n/supgt;＝Ysupgt;(n‑1)/supgt;+m–n。本发明通过对比较次数计数，再进行自适应调整比较次数的方法，使ADC在整个转换周期内进行准确的n次比较，降低转换误差。在ADC转换速率改变的情况下，可以实时跟踪，提高转换速率；另外本发明与工艺、电源电压以及温度变化无关，可靠性高。

技术领域

本发明涉及集成电路技术领域，具体为一种自适应的高速SAR-ADC转换时间完全利用的电路及方法。

背景技术

对于常用的SAR-ADC采样，保持与每次比较是由一个外部同步时钟驱动对nbit无冗余的SAR-ADC，如果采样速率为Fs，采样与保持各占1个时钟周期，n次比较占用n个时钟周期，则ADC时钟至少为(n+2)*Fs，对于冗余ADC，时钟频率会更高。比如一个20Msps，带冗余的17bit的ADC，时钟频率需要(17+2)*20＝580MHz。通常需要一个锁相环来产生这么高的时钟，浪费明显的面积与功耗，增加了设计复杂度。

高速SAR-ADC转换的时间非常短，转换时间的完全利用非常关键，如果不使用锁相环，常用的ADC内部产生的异步超高速比较时钟随工艺，电源电压，温度变化非常大，造成ADC转换时间不能完全利用，降低ADC的速度与精度。同时，传统的比较时间的rc校准方式不能满足各种转换速率下的转换时间的充分利用。

发明内容

针对背景技术中存在的问题，本发明提供了一种自适应的高速SAR-ADC转换时间完全利用的电路及方法，产生不随工艺，电源电压，温度变化的异步高速时钟，避免使用锁相环，节省芯片面积与功耗。

为实现上述目的，本发明提供如下技术方案：一种自适应的高速SAR-ADC转换时间完全利用的电路，包括计数器、延迟模块以及触发器DFF1，所述延迟模块与所述计数器连接，所述计数器通过减法器与所述触发器DFF1连接，所述延迟模块外接时钟信号clk_vcm。

本发明还提供了一种自适应的高速SAR-ADC转换时间完全利用的方法，在ADC转换开始时，所述计数器输出前一次ADC转换过程中的比较次数，再减去理论比较值n得到当前ADC转换需要调整的电阻R1的控制位；

当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位之和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；

clk_vcm上升沿经过延迟模块的短暂延迟后，将计数器复位，进入比较模式后，计数器对当前的比较次数计数，计数结果减去n得到需要调整的控制位，用于下一次ADC转换；

对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Yⁿ＝Y^(n-1)+m–n。

与现有技术相比，本发明的有益效果是：本发明通过对比较次数计数，再进行自适应调整比较次数的方法，使ADC在整个转换周期内进行准确的n次比较，降低转换误差。在ADC转换速率改变的情况下，可以实时跟踪，提高转换速率；另外本发明与工艺、电源电压以及温度变化无关，可靠性高。

附图说明

图1为现有常规的高速ADC结构示意图；

图2为现有常规的高速ADC的转换时序图；

图3为本发明提供的一种自适应的高速SAR-ADC转换时间完全利用的电路控制示意图；

具体实施方式