[发明专利]三维电容器结构及其制作方法

说明书

本发明提供一种三维电容器结构及其制作方法，结构包括：导电基底；叠层结构，包括交替层叠的导电层及空腔层，叠层结构内具有沟槽，沟槽将叠层结构隔离成多个鳍形叠层单元；导电支撑柱，穿过鳍形叠层单元，连接导电层及导电基底；电容介质层，形成于导电层表面、导电支撑柱表面及沟槽底部；导电材料，填充于空腔层及沟槽中。本发明在三维堆叠的导电层表面形成电容介质层，并在电容介质层上形成导电材料作为电极，从而构成三维电容器，该三维电容器通过控制导电层的堆叠的层数，可以实现非常高的电容密度。

技术领域

本发明属于半导体集成电路制造领域，特别是涉及一种具有高电容低成本的三维电容器结构及其制作方法。

背景技术

目前，三维硅基电容器的电容密度可达到1.5uf/mm²左右，与传统的片式多层陶瓷电容器MLCC相当。现有的三维硅基电容器的发展方向是通过增加鳍形电容的高宽比来增加电容的有效面积。

现有的一种三维硅基电容器的制作方法如图1～图6所示，所述制作方法包括如下步骤：

步骤1)，提供一高导电率的硅衬底101，在所述硅衬底中刻蚀出高深宽比的电容孔102，所述高导电率的硅衬底作为电容器的下极板，如图1所示。

步骤2)，在所述硅衬底101及所述电容孔102的表面形成电容介质层103，如图2所示。

步骤3)，在所述电容孔102中填充导电材料104，作为电容器的上极板，如图3所示。

步骤4)，刻蚀去除多余的导电材料104，如图4所示。

步骤5)，沉积隔离层105，如图5所示。

步骤6)，在所述隔离层105中刻蚀出引出孔106，如图6所示。

上述的制作方法具有以下缺点：

第一，作为电容器下极板的硅衬底必须要具有非常高的导电性能，会大大提高工艺难度及成本。

第二，为了提高电容器的电容，电容孔102需要具有非常高的深宽比，如现有的电容孔的深宽比高达20，会大大提高刻蚀工艺的要求及难度，同时也会对后续填充导电材料104造成较大的困难，大大增加工艺成本，而且容易降低良率。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维电容器结构及其制作方法，用于解决现有技术中高密度电容器的制作方法对工艺要求过高的问题。

为实现上述目的及其他相关目的，本发明提供一种三维电容器结构的制作方法，所述制作方法包括步骤：1)提供一导电基底，于所述导电基底上形成堆叠结构，所述堆叠结构包括交替层叠的导电层及牺牲层；2)于所述导电基底及堆叠结构中形成导电支撑柱，所述导电支撑柱连接所述导电层及所述导电基底；3)于所述堆叠结构刻蚀沟槽，所述沟槽将所述堆叠结构隔离成多个鳍形堆叠单元，每个所述鳍形堆叠单元至少包含一根所述导电支撑柱；4)选择性刻蚀去除所述鳍形堆叠单元中的牺牲层以形成空腔层，所述空腔层显露所述鳍形堆叠单元中的导电层表面，且所述导电层由所述导电支撑柱支撑；5)于所述导电层表面及所述沟槽底部形成电容介质层；6)于所述空腔层及所述沟槽中填充导电材料，以形成三维电容器结构的第一电极，所述导电层由所述导电支撑柱电性引出至所述导电基底，以形成三维电容器的第二电极。

可选地，所述牺牲层和所述导电层的厚度比介于0.5～2之间。

可选地，所述牺牲层的材料包括SiOx、SiNx、SiON及非晶碳中的一种。

可选地，所述导电层的电阻率小于10ohm*m，所述导电层包括掺杂的多晶硅、W、Ti、TiN、Ta、TaN及Al中的一种。

可选地，所述鳍形堆叠单元呈周期性阵列排布。