[发明专利]一种一体式存储设备在审
申请号: | 201910427918.7 | 申请日: | 2019-05-22 |
公开(公告)号: | CN110018801A | 公开(公告)日: | 2019-07-16 |
发明(设计)人: | 陈向兵 | 申请(专利权)人: | 深圳三地一芯电子有限责任公司 |
主分类号: | G06F3/06 | 分类号: | G06F3/06;H05K1/11 |
代理公司: | 广东良马律师事务所 44395 | 代理人: | 李良 |
地址: | 518116 广东省深圳市坂*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 存储芯片 主控芯片 线路层 绝缘层 输出 输入/输出信号 存储设备 金手指 基板 外部设备 主控芯片控制 输入通路 信号适应 选通模块 走线方式 外露 电连接 兼容性 管脚 焊盘 通孔 兼容 | ||
本发明公开了一种一体式存储设备,包括基板,基板上设置有一线路层,线路层上设置有绝缘层,绝缘层上设置有一主控芯片和至少一存储芯片,主控芯片通过线路层与存储芯片电连接,线路层的一侧具有用于与外部设备连接的金手指,绝缘层上开设有供焊盘和金手指外露的通孔;主控芯片根据存储芯片的输入/输出信号控制其内部的选通模块选择其相应IO口的输出/输入通路,使主控芯片的输出/输入信号适应存储芯片的输入/输出信号,即主控芯片控制其自身管脚的输出和输入来自适应存储芯片的输入和输出定义,从而实现一颗主控芯片使用相同的PCB走线兼容不同型号的存储芯片,提高了PCB板的兼容性,而且线路层走线方式简单,大大降低了成本。
技术领域
本发明涉及存储技术领域,特别涉及一种一体式存储设备。
背景技术
在现有的存储设备中,UDP(USB Disk in Package,是一种采用最新的加工工艺,其称之为PIP封装,PIP是英文Product In Package的简写)、SD卡、EMMC(Embedded MultiMedia Card,是一种采用统一的MMC标准接口,把高密度NAND Flash以及MMC Controller封装在一颗BGA芯片中的存储设备)、EMCP(EMCP是结合eMMC和MCP封装而成的智慧型手机记忆体标准)等产品主要由一颗控制器芯片、一颗(或多颗)存储芯片(即NAND Flash)、其他电阻电容等常规被动器件组成。UDP、SD卡一般采用双面PCB作为基板,电阻、电容及其他等常规被动件通过SMT贴片在基板上,控制芯片及存储芯片通过Die Bond(指晶圆以其背面的金层与定架中央的镀金面,做瞬间高温之机械压迫式熔接,或以环氧树脂之接着方式予以固定)、WireBond(即金线键合)等工艺固定并连接在基板上。
目前,UDP、SD卡、EMMC等产品通常为二层、四层、甚至更多金属层,以两层金属层为例,如图1和图2所示,一块PCB板包括基板10、附着在基板两侧的上金属层20和下金属层30,分别附着在上金属层20、下金属层30外侧的两个阻焊层40、50。基板为PCB绝缘基材(主要作用是让金属线路附着在其上,并具有一定的硬度),阻焊层40、50主要将不必要的部分覆盖,起绝缘和保护使用,金属层主要用于电子器件通电传输电信号。如图2所示,当上层金属层20上的线路走线会交叉时,需通过在基板10上打孔到下金属层30上,两金属层对应线路通过孔壁31镀铜的钻孔来导通,可见电子器件的种类和数量越多,其布线越复杂,金属层也需增多。
若现有的存储设备(如U盘等)要兼容不同的Flash,需在PCB板多个位置处留给主控芯片和Flash打线位置,如:一种主控芯片的Data5信号可兼容五种存储芯片的Data5信号、而各种存储芯片的Data5信号脚在不同位置时,需在PCB板上预留5个Data5信号的打线位置,而由于UDP、SD卡、EMMC、EMCP产品的外形是不能改变的,此方式会导致PCB布线非常细,而且致使整个PCB板上的走线非常复杂。即便如此,PCB板也还有好多型号的存储芯片无法兼容,故厂家依然需备各种不同的PCB板,从而出现PCB板库存不好备,走线设计或制作过程更加复杂等问题。
与此同时,PCB板上的打线位置固定后,芯片的信号定义都同时固定,如要改变就得重新设计PCB板,会产生成本高、生产周期久等问题。
因而现有技术还有待改进和提高。
发明内容
鉴于上述现有技术的不足之处,本发明的目的在于提供一种一体式存储设备,能提高PCB板的兼容性,减少PCB走线难度,降低产品成本。
为了达到上述目的,本发明采取了以下技术方案:
一种一体式存储设备,包括基板,所述基板上设置有一线路层,所述线路层上设置有绝缘层,所述绝缘层上设置有一主控芯片和至少一存储芯片,所述主控芯片通过线路层与所述存储芯片电连接,线路层的一侧具有用于与外部设备连接的金手指;所述主控芯片根据存储芯片的输入/输出信号控制其内部的选通模块选择其相应IO口的输出/输入通路,使主控芯片的输出/输入信号适应存储芯片的输入/输出信号。
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