[发明专利]一种高位宽总线读写的方法及装置

说明书

本发明涉及了一种高位宽总线读写的方法及装置，其中该方法包括：根据数据传输通道的数量将内存划分成多个分区；根据内存大小和数据传输通道的数量确定第一数据位宽和第二数据位宽；响应于接收到用户发出的基于高位宽总线协议的写指令，将单位时钟周期内以所述第一数据位宽接收的数据按照第二数据位宽分别写入多个分区；响应于接收到用户发出的基于高位宽总线协议的读指令，将单位时钟周期内以第二数据位宽从多个分区读取的数据以第一数据位宽输出。利用本发明的实施例在大大降低了用户设计和验证内存控制系统的复杂度的前提下，实现了同时读写多块子内存，减小算法在FPGA上实现硬件加速时，内存访问瓶颈。

技术领域

本发明涉及计算机技术领域。本发明进一步涉及一种高位宽总线读写的方法及装置。

背景技术

异构计算是指在一个计算系统中使用不同的计算芯片或者同种芯片采用不同的系统架构形式。传统的计算方式大多采用同构计算系统，例如在一个计算系统中采用CPU(Central Processing Unit，中央处理器)作为单一计算芯片，系统采用集中式的本地计算，就是传统的同构计算系统。当既采用CPU，又采用FPGA(Field Programmable GateArray，现场可编程与门阵列)加速器做计算时，这样的系统就属于异构计算系统。采用FPGA加速卡进行加速计算的异构计算系统，FPGA加速器通常以PCIe(Peripheral ComponentInterface Express，总线和接口标准)外设卡的形式存在，其系统架构如下图所示，FPGA具有天然的并行计算能力，特别适合大位宽的数据流水处理，弥补CPU并行计算的缺点，分担CPU的计算压力，提高整个计算系统的性能，降低系统功耗。

采用FPGA作为异构计算系统的方案中，由于FPGA计算时的高并发数据读写访问内存系统的操作，系统的存储带宽通常是计算的性能瓶颈。DDR内存是一种双倍速率同步动态随机存储器，具有两倍于时钟速率的动态存储器，每片DDR内存具有独立的地址总线、控制总线和数据总线，根据内存不同大小，具有不同的地址位宽，每片内存需要独立的控制总线。由于每个内存颗粒的存储大小有限，当需要很大内存空间时，可以根据控制总线中的片选信号，设计多个DDR内存颗粒组成内存系统，这些内存颗粒共享地址和数据总线，一定程度上减小了多内存系统的信号控制复杂度。

传统增加系统内存带宽的方法是采用多个存储颗粒或者DIMM(Dual In-lineMemory Module，双列直插式存储模块)封装的内存条组成内存系统，将系统中每个颗粒的控制总线、数据总线和地址总线连接到FPGA通用硬件GPIO(General Purpose Input/Output，通用输入输出)上，通过增加FPGA芯片与DDR引脚接口数量来增大容量和带宽。

高带宽存储器(High Bandwidth Memory，HBM)是一种高内存带宽的存储器，采用3D堆叠技术将内存颗粒封装在芯片内部，从而增大系统带宽，降低系统访问内存的延时，减小硬件系统设计复杂度。通常具有HBM的内存系统接口比较复杂，需要设计多路读写通道，达到较大的内存带宽。例如Xilinx VU37P系列FPGA，具有8G容量的HBM，分为两个内存stack，16个内存控制器和32个AXI3-slave内存访问通道(AXI3，高级可扩展接口3，Advanced eXtensible Interfacep 3)。每两个通道公用一个内存控制器(MemoryController，MC)，每个控制器可以单独访问正片8G的内存空间，也可以配置为仅能访问256MB的内存空间。用户并行使用HBM内存时，需要同时控制32路AXI3-master控制器，同时读写，如图1所示。

对于第一种采用DDR组成内存系统的方法，硬件上需要设计多DDR颗粒的PCB(Printed Circuit Board，印刷电路板)，不仅增加系统硬件材料成本，而且会增加系统PCB设计复杂度。对于FPGA芯片也有较高要求，需要有足够多的引脚支持高带宽DDR内存系统带来的消耗，同时增加系统PCB设计时的布线难度。